EDA第一次实验

EDA实验报告
实验一 十进制计数器设计与仿真
一、预习内容
1. 结合教材中的介绍熟悉QuartusⅡ、ModelSim软件的使用及设计流程；
2. 十进制计数器设计原理。
二、实验目的
1. 掌握VHDL设计方法；
2. 熟悉QuartusⅡ、ModelSim软件的使用及设计流程；
3. 掌握十进制计数器的设计。
三、实验器材
PC机一台、配套EDA开发工具QuartusⅡ、ModelSim
四、实验要求
1、用VHDL设计一个十进制计数器；
2、用VHDL设计十进制计数器的测试平台；
3、用Quartus II完成十进制计数器的综合实现；
4、用ModelSim完成十进制计数器的时序仿真。
五、实验原理与内容
1、原理：
计数器是数字系统中的基本逻辑器件。计数器分为同步计数器和异步
计数器。
同步计数器指在时钟脉冲（计数脉冲）的控制下，构成计数器的各触
发器状态同时发生变化的计数器，即计数器内部各触发器的时钟信号是统
一的时钟信号。同步计数器具有工作稳定可靠、工作频率高的优点，但消
耗硬件资源较多。
异步计数器又称为行波计数器，它的低位计数器的输出作为高位计数
器的时钟信号。异步计数器采用行波计数，使计数延迟增加，计数器工作
频率较低，但具有消耗资源较少的优点。
计数器的清零信号分为同步清零和异步清零。同步清零由时钟的边沿
信号控制产生清零操作，异步清零操作与时钟信号无关。
十进制计数器的计数范围为0～9循环变化，输入信号包括：时钟信号、
复位信号；输出信号包括：4位宽的计数结果、进位位。

2、实现框图：

六、实验步骤
1、
用VHDL语言设计一个异步清零的十进制同步计数器；

2、
用VHDL设计十进制计数器的测试平台；

3、
完成该计数器的综合、布局布线和时序仿真；

七、实验报告
1、写出实验源程序，并附上综合结果和仿真波形；
2、分析实验结果；
3、心得体会――本次实验中你的感受；你从实验中获得了哪些收益；本次实
验你的成功之处；本次实验中还有待改进的地方；下次实验应该从哪些地
方进行改进；怎样提高自己的实验效率和实验水平等等。
4、完成实验思考题。
八、问题及思考

1、通过仿真比较计数器同步清零与异步清零的区别。
2、理解同步计数器与异步计数器原理的区别，比较两种计数器综合后的性
能差异（主要从消耗资源和运算速度考虑）。

十进制计数器
clock
reset
Counter_out[3..0]

Cout
实验报告：
1、 代码如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;

entity cont10 is
port( clock ,reset:in std_logic;
cnt: out std_logic_vector(3 downto 0);
c_o: out std_logic);

end cont10;

architecture art of cont10 is
signal cnt_reg : std_logic_vector(3 downto 0);
begin
process(reset, clock)
begin
if reset='0' then
cnt_reg<=(others=>'0');
else if clock'event and clock='1'
then
if cnt_reg<9 then
cnt_reg<=cnt_reg+1;
else
cnt_reg<="0000";
end if ;
end if;
end if;
end process ;
process (clock,cnt_reg) is
begin
if clock'event and clock='1' then
if cnt_reg="1001" then
c_o<='1';
else c_o<='0';
end if;
end if;
end process;
cnt<=cnt_reg;

end art
2、 综合结果：
3、仿真测试文件代码（TestBench）：
-- Generated on "10/27/2014 21:32:25"
-- Vhdl Test Bench template for design : cont10
-- Simulation tool : ModelSim-Altera (VHDL)

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY cont10_vhd_tst IS
END cont10_vhd_tst;
ARCHITECTURE cont10_arch OF cont10_vhd_tst IS
-- constants
-- signals
SIGNAL c_o : STD_LOGIC;
SIGNAL clock : STD_LOGIC;
SIGNAL cnt : STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL reset : STD_LOGIC;
COMPONENT cont10
PORT (
c_o : OUT STD_LOGIC;
clock : IN STD_LOGIC;
cnt : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
reset : IN STD_LOGIC
);
END COMPONENT;
BEGIN
i1 : cont10
PORT MAP (
-- list connections between master ports and signals
c_o => c_o,
clock => clock,
cnt => cnt,
reset => reset
);
init : PROCESS
-- variable declarations
BEGIN
clock<='0';wait for 10 ns ; --生成时钟信号；
clock<='1';wait for 10 ns ;
END PROCESS init;
always : PROCESS
-- optional sensitivity list
-- ( )
-- variable declarations
BEGIN
reset<='1';wait for 300ns; --生成复位信号；
reset<='0';wait for 500ns;
reset<='1'; wait ;
END PROCESS always;
END cont10_arch;

4、仿真波形：
5、实验结果分析：
由实验仿真波形可以看出，生成了一个计数范围为0～9循环变化的十进
制计数器；当计数到9时，进位端输出“1”；当复位信号reset为低电平即有
效时，输出随即清零。

6、心得体会：
由于第一次使用Quartus Ⅱ ，实验过程中遇到了诸多问题和困难，比
如，基本语法知识掌握不牢固导致编译出现错误；调用ModelSim仿真软件时
路径不匹配；测试文件（TestBench）设置出现小错误等。
在接下来的实验中，要记下容易忽视的步骤及关键点，多调试，善于发
现问题并及时解决。

7、问题思考：
① 计数器同步清零与异步清零的区别
由仿真结果可以看出，“异步清零”时，当清零信号有效，无需等待
时钟信号，输出立即清零。“同步清零”由时钟的边沿信号控制产生清零
操作，当清零信号有效时，在下一时钟周期触发条件下，执行清零操作。

② 理解同步计数器与异步计数器原理的区别，比较两种计数器综合后的
性能差异（主要从消耗资源和运算速度考虑）。

同步计数器的每个触发器都是由同一个时钟脉冲来控制的。异步计数
器的的每个触发器不是由同一个时钟脉冲来控制的，它由主时钟来控制第一个
触发器，前一个触发器的输出信号作为后一个触发器的时钟信号。
由于同步计数器由同一个时钟信号触发，所以同步计数器运算速度要
比异步计数器快很多，此外同步计数器工作稳定可靠、工作频率高，但消耗硬
件资源较多。由于异步计数器采用行波计数，所以使计数延迟增加，计数器工
作频率较低，但其消耗资源较少。