MOSIS WAFER ACCEPTANCE TESTS

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半导体常用英语词汇

MFG 常用英文单字Semiconductor半导体导体、绝缘体和半导体主要依据导电系数的大小，决定了电子的移动速度。

导体：金、银、铜、铁、人、水……导电系数大，传导绝缘体：塑料、木头、皮革、纸……导电系数小、传导不半导体：硅中加锗、砷、镓、磷……平时不导电加特定电压后导电Wafer 芯片或晶圆：原意为法国的松饼，饼干上有格子状的饰纹，与FAB内生产的芯片图形类Lot 批；一批芯片中最多可以有25片，最少可以只有一片。

ID Identification的缩写。

用以辨识各个独立的个体，就像公司内每一个人有自己的识别证。

Wafer ID 每一片芯片有自己的芯片刻号，叫Wafer ID。

Lot ID 每一批芯片有自己的批号，叫Lot ID。

Part ID 各个独立的批号可以共享一个型号，叫Part ID。

WIP Work In Process，在制品。

从芯片投入到芯片产品，FAB内各站积存了相当数量的芯片，统称为FAB内的WIP 。

一整个制程又可细分为数百个Stage和Step，每一个Stage所堆积的芯片，称为Stage WIP。

Lot Priority 每一批产品在加工的过程中在WIP中被选择进机台的优先级。

Super Hot Run的优先级为1，视为等级最高，必要时，当Lo上一站加工时，本站便要空着机台等待Super Hot RuHot Run的优先级为2，紧急程度比Super Hot Run次一级。

Normal的优先级为3，视为正常的等级，按正常的派货原则视常班向生产指令而Cycle time 生产周期，FAB Cycle Time 定义为：从芯片投入到芯片产生的这一段时间。

Stage Cycle Time：Lot从进站等候开始到当站加工后出货时间点截Spec. 规格Specification的缩写。

产品在机台加工过程中，每一站均设定规格。

机台加工后，产品或控片经由量测机台量测，该产品加工后，是否在规格内。

半导体名词解释

1.何谓PIE?PIE的主要工作是什幺?答：Process Integration Engineer(工艺整合工程师), 主要工作是整合各部门的资源, 对工艺持续进行改善, 确保产品的良率（yield）稳定良好。

2.200mm，300mm Wafer 代表何意义?答：8吋硅片(wafer)直径为200mm , 直径为300mm硅片即12吋.3.目前中芯国际现有的三个工厂采用多少mm的硅片(wafer)工艺？未来北京的Fab4(四厂)采用多少mm的wafer工艺？答：当前1~3厂为200mm(8英寸)的wafer, 工艺水平已达0.13um工艺。

未来北京厂工艺wafer将使用300mm(12英寸)。

4.我们为何需要300mm?答：wafer size 变大，单一wafer 上的芯片数(chip)变多，单位成本降低200→300 面积增加2.25倍,芯片数目约增加2.5倍5.所谓的0.13 um 的工艺能力(technology)代表的是什幺意义？答：是指工厂的工艺能力可以达到0.13 um的栅极线宽。

当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。

6.从0.35um->0.25um->0.18um->0.15um->0.13um 的technology改变又代表的是什幺意义？答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。

从0.35um -> 0.25um -> 0.18um->0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。

7.一般的硅片(wafer)基材(substrate)可区分为N,P两种类型（type）,何谓N, P-type wafer?答：N-type wafer 是指掺杂negative元素(5价电荷元素，例如：P、As)的硅片, P-type 的wafer 是指掺杂positive 元素(3价电荷元素, 例如：B、In)的硅片。

半导体名词解释

未来北京厂工艺wafer将使用300mm(12英寸)。

当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。

从0.35um -> 0.25um -> 0.18um-> 0.15um-> 0.13um 代表着每一个阶段工艺能力的提升。

芯片中的CP测试是什么

芯片中的CP一般指的是CP测试，也就是晶圆测试(Chip Probing)。

一、CP测试是什么CP测试在整个芯片制作流程中处于晶圆制造和封装之间，测试对象是针对整片晶圆(Wafer)中的每一个Die，目的是确保整片(Wafer)中的每一个Die都能基本满足器件的特征或者设计规格书，通常包括电压、电流、时序和功能的验证。

CP测试的具体操作是在晶圆制作完成之后，成千上万的裸DIE(未封装的芯片)规则的分布满整个Wafer。

由于尚未进行划片封装，只需要将这些裸露在外的芯片管脚，通过探针(Probe)与测试机台(Tester)连接，进行芯片测试就是CP测试。

图1 CP Test在芯片产业价值链上的位置二、为什么要做CP测试因为通常在芯片封装阶段时，有些管脚会被封装在芯片内部，导致有些功能无法在封装后进行测试，因此Wafer中进行CP测试最为合适。

图2 Wafer上规则的排列着DIE而且Wafer制作完成之后，由于工艺偏差、设备故障等原因引起的制造缺陷，分布在Wafer上的裸DIE中会有一定量的残次品。

CP测试的目的就是在封装前将这些残次品找出来(Wafer Sort)，同时还可以避免被封装后无法测试芯片性能，优化生产流程，简化步骤，同时提高出厂的良品率，缩减后续封装测试的成本。

另外，有些公司会根据CP测试的结果，将芯片划分等级，将这些产品投入不同的市场，购买者需要注意这一点。

三、测试内容有哪些1、SCANSCAN用于检测芯片逻辑功能是否正确。

DFT设计时，先使用DesignCompiler插入ScanChain，再利用ATPG(Automatic Test Pattern Generation)自动生成SCAN测试向量。

SCAN测试时，先进入Scan Shift模式，ATE将pattern加载到寄存器上，再通过Scan Capture模式，将结果捕捉。

再进入下次Shift模式时，将结果输出到ATE进行比较。

半导体名词解释

之阿布丰王创作1. 何谓PIE? PIE的主要工作是什幺?答：Process Integration Engineer(工艺整合工程师), 主要工作是整合各部份的资源, 对工艺继续进行改善, 确保产物的良率（yield）稳定良好.2. 200mm,300mm Wafer 代表何意义?答：8吋硅片(wafer)直径为 200mm , 直径为300mm硅片即12吋.3. 目前中芯国际现有的三个工厂采纳几多mm的硅片(wafer)工艺？未来北京的Fab4(四厂)采纳几多mm的wafer工艺？答：以后1~3厂为200mm(8英寸)的wafer, 工艺水平已达0.13um工艺.未来北京厂工艺wafer将使用300mm(12英寸).4. 我们为何需要300mm?答：wafer size 变年夜,单一wafer 上的芯片数(chip)变多,单元本钱降低 200→300 面积增加 2.25倍,芯片数目约增加 2.5倍5. 所谓的0.13 um 的工艺能力(technology)代表的是什幺意义？答：是指工厂的工艺能力可以到达0.13 um的栅极线宽.当栅极的线宽做的越小时,整个器件就可以变的越小,工作速度也越快.6. 从0.35um->0.25um->0.18um->0.15um->0.13um 的technology改变又代表的是什幺意义？答：栅极线的宽（该尺寸的年夜小代表半导体工艺水平的高低）做的越小时,工艺的难度便相对提高.从0.35um -> 0.25um -> 0.18um -> 0.15um -> 0.13um 代表着每一个阶段工艺能力的提升.7. 一般的硅片(wafer)基材(substrate)可区分为N,P两种类型（type）,何谓N, P-type wafer?答：N-type wafer 是指搀杂 negative元素(5价电荷元素,例如：P、As)的硅片, P-type 的wafer 是指搀杂positive 元素(3价电荷元素, 例如：B、In)的硅片.8. 工厂中硅片（wafer）的制造过程可分哪几个工艺过程(module)？答：主要有四个部份：DIFF（扩散）、TF(薄膜)、PHOTO（光刻）、ETCH（刻蚀）.其中DIFF又包括FURNACE(炉管)、WET(湿刻)、IMP(离子注入)、RTP(快速热处置).TF包括PVD(物理气相淀积)、CVD(化学气相淀积) 、CMP(化学机械研磨).硅片的制造就是依据客户的要求,不竭的在分歧工艺过程（module）间重复进行的生产过程,最后再利用电性的测试,确保产物良好.9. 一般硅片的制造常以几P几M 及光罩层数(mask layer)来代表硅片工艺的时间长短,请问几P几M及光罩层数(mask layer)代表什幺意义？答：几P几M代表硅片的制造有几层的Poly(多晶硅)和几层的metal(金属导线).一般0.15um 的逻辑产物为1P6M( 1层的Poly和6层的metal).而光罩层数（mask layer）代表硅片的制造必需经过几次的PHOTO （光刻）.10. Wafer下线的第一道步伐是形成start oxide 和zero layer? 其中start oxide 的目的是为何？答：①不希望有机成份的光刻胶直接碰触Si 概况.②在laser刻号过程中,亦可防止被发生的粉尘污染.11. 为何需要zero layer?答：芯片的工艺由许多分歧条理仓库而成的, 各条理之间以zero layer当作瞄准的基准.12. Laser mark是什幺用途? Wafer ID 又代表什幺意义?答：Laser mark 是用来刻wafer ID, Wafer ID 就如同硅片的身份证一样,一个ID代表一片硅片的身份.13. 一般硅片的制造(wafer process)过程包括哪些主要部份？答：①前段（frontend）-元器件(device)的制造过程.②后段（backend）-金属导线的连接及护层（passivation）14. 前段（frontend）的工艺年夜致可区分为那些部份?答：①STI的形成(界说AA区域及器件间的隔离)②阱区离子注入（well implant）用以调整电性③栅极(poly gate)的形成④源/漏极（source/drain）的形成⑤硅化物(salicide)的形成15. STI 是什幺的缩写? 为何需要STI?答：STI: Shallow Trench Isolation(浅沟道隔离),STI可以当作两个组件（device）间的阻隔, 防止两个组件间的短路.16. AA 是哪两个字的缩写? 简单说明 AA 的用途?答：Active Area, 即有源区,是用来建立晶体管主体的位置所在,在其上形成源、漏和栅极.两个AA区之间即是以STI来做隔离的.17. 在STI的刻蚀工艺过程中,要注意哪些工艺参数？答：①STI etch（刻蚀）的角度；②STI etch 的深度；③STI etch 后的CD尺寸年夜小控制. (CD control, CD=critical dimension) 18. 在STI 的形成步伐中有一道liner oxide （线形氧化层）, liner oxide 的特性功能为何？答：Liner oxide 为1100C, 120 min 高温炉管形成的氧化层,其功能为：①修补进STI etch 造成的基材损伤；②将STI etch 造成的etch 尖角给于圆化( corner rounding).19. 一般的阱区离子注入调整电性可分为那三道步伐? 功能为何？答：阱区离子注入调整是利用离子注入的方法在硅片上形成所需要的组件电子特性,一般包括下面几道步伐：①Well Implant ：形成N,P 阱区；②Channel Implant：防止源/漏极间的漏电；③Vt Implant：调整Vt（阈值电压）.20. 一般的离子注入条理（Implant layer）工艺制造可分为那几道步伐?答：一般包括下面几道步伐：①光刻(Photo)及图形的形成；②离子注入调整；③离子注入完后的ash (plasma(等离子体)清洗)④光刻胶去除（PR strip）21. Poly（多晶硅）栅极形成的步伐年夜致可分为那些?答：①Gate oxide(栅极氧化层)的堆积；②Poly film的堆积及SiON(在光刻中作为抗反射层的物质)的堆积）；③Poly 图形的形成(Photo)；④Poly及SiON的Etch；⑤Etch完后的ash( plasma(等离子体)清洗)及光刻胶去除（PR strip）；⑥Poly的Re-oxidation（二次氧化）.22. Poly（多晶硅）栅极的刻蚀(etch)要注意哪些处所？答：①Poly 的CD(尺寸年夜小控制；②防止Gate oxie 被蚀刻失落,造成基材（substrate）受损.23. 何谓Gate oxide (栅极氧化层)?答：用来当器件的介电层,利用分歧厚度的 gate oxide ,可调节栅极电压对分歧器件进行开关24. 源/漏极(source/drain)的形成步伐可分为那些?答：①LDD的离子注入（Implant）；②Spacer的形成；③N+/P+IMP高浓度源/漏极(S/D)注入及快速热处置(RTA：Rapid Thermal Anneal).25. LDD是什幺的缩写? 用途为何?答：LDD: Lightly Doped Drain. LDD是使用较低浓度的源/漏极, 以防止组件发生热载子效应的一项工艺.26. 何谓 Hot carrier effect (热载流子效应)?答：在线寛小于0.5um以下时, 因为源/漏极间的高浓度所发生的高电场,招致载流子在移动时被加速发生热载子效应, 此热载子效应会对gate oxide造成破坏, 造成组件损伤.27. 何谓Spacer? Spacer蚀刻时要注意哪些处所？答：在栅极(Poly)的两旁用dielectric（介电质）形成的侧壁,主要由Ox/SiN/Ox组成.蚀刻spacer 时要注意其CD年夜小,profile(剖面轮廓),及remain oxide(残留氧化层的厚度) 28. Spacer的主要功能?答：①使高浓度的源/漏极与栅极间发生一段LDD区域;②作为Contact Etch时栅极的呵护层.29. 为何在离子注入后, 需要热处置( Thermal Anneal)的工艺?答：①为恢复经离子注入后造成的芯片概况损伤;②使注入离子扩散至适当的深度;③使注入离子移动到适当的晶格位置.30. SAB是什幺的缩写? 目的为何？答：SAB：Salicide block, 用于呵护硅片概况,在RPO (Resist Protect Oxide) 的呵护下硅片不与其它Ti, Co形成硅化物(salicide) 31. 简单说明SAB工艺的流层中要注意哪些?答：①SAB 光刻后（photo）,刻蚀后(etch)的图案（特别是小块区域）.要确定有完整的包覆（block）住必需被包覆（block）的处所.②remain oxide (残留氧化层的厚度).32. 何谓硅化物( salicide)?答：Si 与 Ti 或 Co 形成 TiSix 或 CoSix, 一般来说是用来降低接触电阻值（Rs, Rc）.33. 硅化物(salicide)的形成步伐主要可分为哪些?答：①Co(或Ti)+TiN的堆积；②第一次RTA（快速热处置）来形成Salicide.③将未反应的Co(Ti)以化学酸去除.④第二次RTA (用来形成Ti的晶相转化, 降低其阻值).34. MOS器件的主要特性是什幺？答：它主要是通过栅极电压（Vg）来控制源,漏极(S/D)之间电流,实现其开关特性.35. 我们一般用哪些参数来评价device的特性？答：主要有Idsat、Ioff、Vt、Vbk(breakdown)、Rs、Rc；一般要求Idsat、Vbk (breakdown)值尽量年夜, Ioff、Rc尽量小,Vt、Rs尽量接近设计值.36. 什幺是Idsat?Idsat 代表什幺意义？答：饱和电流.也就是在栅压(Vg)一按时,源/漏(Source/Drain)之间流动的最年夜电流.37. 在工艺制作过程中哪些工艺可以影响到Idsat?答：Poly CD(多晶硅尺寸)、Gate oxide Thk(栅氧化层厚度)、AA(有源区)宽度、Vt imp.条件、LDD imp.条件、N+/P+ imp. 条件.38. 什幺是Vt? Vt 代表什幺意义？答：阈值电压（Threshold Voltage）,就是发生强反转所需的最小电压.当栅极电压Vg<Vt时, MOS处于关的状态,而Vg〉=Vt时,源/漏之间便发生导电沟道,MOS处于开的状态.39. 在工艺制作过程中哪些工艺可以影响到Vt?答：Poly CD、Gate oxide Thk. (栅氧化层厚度)、AA(有源区)宽度及Vt imp.条件.40. 什幺是Ioff? Ioff小有什幺好处答：关态电流,Vg=0时的源、漏级之间的电流,一般要求此电流值越小越好.Ioff越小, 暗示栅极的控制能力愈好, 可以防止不需要的漏电流(省电).41. 什幺是device breakdown voltage?答：指解体电压（击穿电压）,在Vg=Vs=0时,Vd所能接受的最年夜电压,当Vd年夜于此电压时,源、漏之间形成导电沟道而不受栅压的影响.在器件越做越小的情况下,这种情形会将会越来越严重.42. 何谓ILD? IMD? 其目的为何？答： ILD ：Inter Layer Dielectric, 是用来做device 与第一层metal 的隔离（isolation）,而IMD：Inter Metal Dielectric,是用来做metal 与metal 的隔离（isolation）.要注意ILD及IMD在CMP后的厚度控制.43. 一般介电层ILD的形成由那些条理组成？答：① SiON层堆积(用来防止上层B,P渗入器件)；②BPSG（掺有硼、磷的硅玻璃）层堆积；③PETEOS（等离子体增强正硅酸乙脂）层堆积；最后再经ILD Oxide CMP(SiO2的化学机械研磨)来做平坦化.44. 一般介电层IMD的形成由那些条理组成？答：① SRO层堆积(用来防止上层的氟离子往下渗入器件)；②HDP-FSG（掺有氟离子的硅玻璃）层堆积;③ PE-FSG（等离子体增强,掺有氟离子的硅玻璃）层堆积；使用FSG的目的是用来降低dielectric k值, 减低金属层间的寄生电容. 最后再经IMD Oxide CMP(SiO2的化学机械研磨)来做平坦化.45. 简单说明Contact(CT)的形成步伐有那些?答：Contact是指器件与金属线连接部份,分布在poly、AA上.①Contact的Photo（光刻）；②Contact的Etch及光刻胶去除(ash & PR strip)；③Glue layer（粘合层）的堆积；④CVD W（钨）的堆积⑤W-CMP .46. Glue layer（粘合层）的堆积所处的位置、成份、薄膜堆积方法是什幺？答：因为W较难附着在Salicide上,所以必需先堆积只Glue layer再堆积W Glue layer是为了增强粘合性而加入的一层.主要在salicide与W(CT)、W(VIA)与metal之间, 其成份为Ti和TiN, 分别采纳PVD 和CVD方式制作.47. 为何各金属层之间的连接年夜多都是采纳CVD的W-plug(钨插塞)?答：①因为W有较低的电阻；②W有较佳的step coverage(阶梯覆盖能力).48. 一般金属层(metal layer)的形成工艺是采纳哪种方式?年夜致可分为那些步伐?答：① PVD (物理气相淀积) Metal film 堆积②光刻(Photo)及图形的形成；③ Metal film etch 及plasma(等离子体)清洗（此步驺为连序工艺,在同一个机台内完成,其目的在防止金属腐蚀）④Solvent光刻胶去除.49. Top metal和inter metal的厚度,线宽有何分歧?答：Top metal通常要比inter metal厚很多,0.18um工艺中inter metal为4KA,而top metal要8KA.主要是因为top metal直接与外部电路相接,所接受负载较年夜.一般top metal 的线宽也比inter metal宽些.50. 在量测Contact /Via（是指metal与metal 之间的连接）的接触窗开的好欠好时, 我们是利用什幺电性参数来得知的?答：通过Contact 或Via的 Rc值,Rc值越高,代表接触窗的电阻越年夜, 一般来说我们希望Rc 是越小越好的.51. 什幺是Rc? Rc代表什幺意义？答：接触窗电阻,具体指金属和半导体（contact）或金属和金属(via),在相接触时在节处所形成的电阻,一般要求此电阻越小越好.52. 影响Contact (CT) Rc的主要原因可能有哪些?答：①ILD CMP 的厚度是否异常；②CT 的CD年夜小；③CT 的刻蚀过程是否正常；④接触底材的质量或浓度（Salicide,non-salicide)；⑤CT的glue layer（粘合层）形成；⑥CT的W-plug.53. 在量测Poly/metal导线的特性时, 是利用什幺电性参数得知?答：可由电性量测所得的spacing & Rs 值来暗示导线是否异常.54. 什幺是spacing?如何量测?答：在电性丈量中,给一条线(poly or metal)加一定电压,丈量与此线相邻但不相交的另外一线的电流,此电流越小越好.当电流偏年夜时代表导线间可能发生短路的现象.55. 什幺是Rs?答：片电阻（单元面积、单元长度的电阻）,用来量测导线的导电情况如何.一般可以量测的为 AA(N+,P+), poly & metal.56. 影响Rs有那些工艺?答：①导线line（AA, poly & metal）的尺寸年夜小.(CD=critical dimension)②导线line（poly & metal）的厚度.③导线line (AA, poly & metal) 的自己电导性.（在AA, poly line 时可能为注入离子的剂量有关）57. 一般护层的结构是由哪三层组成?答：① HDP Oxide(高浓度等离子体二氧化硅)②SRO Oxide（Silicon rich oxygen富氧二氧化硅）③SiN Oxide58. 护层的功能是什幺?答：使用oxide或SiN层, 用来呵护下层的线路,以防止与外界的水汽、空气相接触而造成电路损害.59. Alloy 的目的为何?答：① Release 各层间的stress（应力）,形成良好的层与层之间的接触面②降低层与层接触面之间的电阻.60. 工艺流程结束后有一步伐为WAT,其目的为何?答：WAT(wafer acceptance test), 是在工艺流程结束后对芯片做的电性丈量,用来检验各段工艺流程是否符合标准.（前段所讲电学参数Idsat, Ioff, Vt, Vbk(breakdown), Rs, Rc就是在此步伐完成）61. WAT电性测试的主要项目有那些?答：①器件特性测试；②Contact resistant (Rc)；③Sheet resistant (Rs)；④Break down test；⑤电容测试；⑥Isolation (spacing test).62. 什么是WAT Watch系统? 它有什么功能?答：Watch系统提供PIE工程师一个工具, 来针对分歧WAT测试项目,设置分歧的栏住产物及发出Warning警告标准, 能使PIE工程师早期发现工艺上的问题.63. 什么是PCM SPEC?答：PCM (Process control monitor) SPEC广义而言是指芯片制造过程中所有工艺量测项目的规格,狭义而言则是指WAT测试参数的规格.64. 当WAT量测到异常是要如何处置?答：①检查WAT机台是否异常,若有则重测之②利用手念头台Double confirm③检查产物是在工艺流程制作上是否有异常记录④切片检查65. 什么是EN? EN有何功能或用途?答：由CE发出,详记关于某一产物的相关信息(包括Technology ID, Reticle and some split condition ETC….) 或是客户要求的事项 (包括HOLD, Split, Bank, Run to complete, Package….), 根据EN提供信息我们才可以建立Process flow及处置此产物的相关举措.66. PIE工程师每天来公司需要Check哪些项目(开门五件事)?答：① Check MES系统, 观察自己Lot情况②处置in line hold lot.(defect, process, WAT)③分析汇总相关产物in line数据.(raw data & SPC)④分析汇总相关产物CP test结果⑤介入晨会, 汇报相关产物信息67. WAT工程师每天来公司需要Check哪些项目(开门五件事)?答：①检查WAT机台Status②检查及处置WAT hold lot③检查前一天的retest wafer及量测是否有异常④是否有新产物要到WAT⑤交接事项68. BR工程师每天来公司需要Check哪些项目(开门五件事)?答：①Pass down ②Review urgent case status③Check MES issues which reported by module and line④Review documentation⑤Review task status69. ROM是什幺的缩写?答：ROM: Read only memory唯读存储器70. 何谓YE?答：Yield Enhancement 良率改善71. YE在FAB中所饰演的角色？答：针对工艺中发生缺陷的成因进行追踪,数据收集与分析,改善评估等工作.进而与相关工程部份工程师合作提出改善方案并作效果评估.72. YE工程师的主要任务？答：①降低突发性异常状况.(Excursion reduction)②改善常态性缺陷状况.(Base line defect improvement)73. 如何reduce excursion?答：有效监控各生产机台及工艺上的缺陷现况, defect level异常升高时迅速予以查明,并协助异常排除与防止再发.74. 如何improve base line defect?答：藉由分析产物失效或线上缺陷监控等资料,而发掘重点改善目标.继续不竭推念头台与工艺缺陷改善活动,降低defect level使产物良率于稳定中不竭提升75. YE 工程师的主要工作内容？答：①负责生产过程中异常缺陷事故的追查分析及改善工作的调查与推动.②评估并建立各项缺陷监控(monitor)与分析系统.③开发并建立有效率的缺陷工程系统,提升缺陷分析与改善的能力.④协助module建立off-line defect monitor system, 以有效反应生产机台状况.76. 何谓Defect?答：Wafer上存在的有形污染与不完美,包括① Wafer上的物理性异物（如：微尘,工艺残留物,不正常反应生成物）.②化学性污染（如：残留化学药品,有机溶剂）.③图案缺陷（如：Photo或etch造成的异常成象,机械性刮伤变形,厚度不均匀造成的颜色异常）.④Wafer自己或制造过程中引起的晶格缺陷.77. Defect的来源？答：①素材自己：包括wafer,气体,纯水,化学药品.②外在环境：包括洁净室,传送系统与法式.③把持人员：包括无尘衣,手套.④设备零件老化与制程反应中所发生的副生成物.78. Defect的种类依失落落位置区分可分为?答：① Random defect : defect分布很散乱②cluster defect : defect集中在某一区域③Repeating defect : defect重复呈现在同一区域79. 依对良率的影响Defect可分为?答：①Killer defect =>对良率有影响②Non-Killer defect =>不会对良率造成影响③ Nuisance defect =>因颜色异常或film grain造成的defect,对良率亦无影响80. YE一般的工作流程?答：①Inspection tool扫描wafer②将defect data传至YMS③检查defect增加数是否超越规格④若超越规格则将wafer送到review station review⑤确认defect来源并通知相关单元一同解决81. YE是利用何种方法找有缺陷(defect)?答：缺陷扫描机 (defect inspection tool)以图像比对的方式来找出defect.并产出defect result file.82. Defect result file包括那些信息?答：①Defect年夜小②位置,坐标③Defect map83. Defect Inspection tool 有哪些型式？答：Bright field & Dark Field 84. 何谓Bright field?答：接收反射光讯号的缺陷扫描机85. 何谓Dark field?答：接收散射光讯号的缺陷扫描机86. Bright field 与 Dark field 何者扫描速度较快?答：Dark field 87. Bright field 与 Dark field 何者灵敏度较好?答：Bright field88. Review tool 有哪几种？答：Optical review tool 和 SEM review tool.89. 何为optical review tool?答：接收光学信号的optical microscope. 分辨率较差,但速度较快,使用较方便90. 何为SEM review tool?答：SEM (scanning electron microscope) review tool 接收电子信号. 分辨率较高但速度慢,可分析defect成份,并可旋转或倾斜defect来做分析91. Review Station的作用?答：藉由review station我们可将Inspection tool 扫描到的defect加以分类,并做成份析,利于寻找defect来源92. YMS为何缩写?答：Yield Management System 93. YMS有何功能?答：①将inspection tool发生的defect result file传至review station②回收review station分类后的资料③贮存defect影像94. 何谓Sampling plan?答：即为采样频率,包括:①那些站点要Scan②每隔几多Lot要扫1个Lot③每个Lot要扫几片Wafer④每片Wafer要扫几多区域95. 如何决定那些产物需要scan?答：①现阶段最具代表性的工艺技术.②有继续年夜量定单的产物.96. 选择监测站点的考虑为何？答：①以Zone partition的观念,两个监测站点不成相隔太多工艺的步伐.②由yield loss analysis手法找出对良率影响最年夜的站点.③容易作线上缺陷分析的站点.97. 何谓Zone partition答：将工艺划分成数个区段,以利识别缺陷来源.98. Zone partition的做法？答：①应用各检察点既有的资料可初步判断工艺中缺陷主要的分布情况.②应用既有的缺陷资料及defect review档案可初步识别异常缺陷发生的工艺站点.③利用工程实验经由较细的Zone partition可识别缺陷发生简直切站点或机台99. 何谓yield loss analysis?答：收集并分析各工艺区间所发生的缺陷对产物良率的影响以决定改善良率的可能途径. 100. yield loss analysis的功能为何？答：①找出对良率影响最年夜的工艺步伐.②经由killing ratio的计算来找出对良率影响最年夜的缺陷种类.③评估现阶段可告竣的最高良率. 101. 如何计算killing ratio?答：藉由defect map与yield map的迭图与公式的运算,可算出某种缺陷对良率的杀伤力.。

半导体测试用语

第一节半导体测试用语■DUT：DUT是Device Under Test的缩写，中文直称为待测物。

有时，也称待测单元UUT(Unit Under Test)。

■IC接脚(Pin)：IC设计者，会利用接脚传递讯号，这些接脚英文称为Pin。

集成电路里，有各种不同用途及功能的接脚。

例如讯号脚，它包括输入脚(Input Pin)、输出脚(Output Pin)、三态脚(Tri-State Pin)、双向脚(Bi-direction Pin)等。

电力脚，包括电源供应脚(Power Pin)及接地脚(Ground Pin)，此两种接脚，不属于讯号脚。

讯号脚与电力脚，主要的不同在结构上的差异。

此差异，一般会在半导体设计书籍中，详加介绍。

如下分类逐一说明：◇输入脚(Input Pins)：输入脚，可以想象它是介于外部讯号和内部逻辑电路的一种缓冲装置。

"输入(Input)"一词，意味着将某一电压值，供应到输入接脚上，并且传递一个逻辑讯号0或1，到Device内的逻辑电路。

◇输出脚(Output Pins)：如同输入脚一样，可以把它当成外部环境与Device内部逻辑电路的缓冲器。

输出脚，必须提供正确的电压，由此电压来判定是逻辑1或逻辑0。

同时，也必须提供IOL/IOH 的电流量。

IOL(Output Current in Low)是输出脚在代表逻辑值0时，所容许的最大电流值。

IOH(Output Current in High)是输出脚在代表逻辑值1时，所容许的最小电流值。

后面的章节，会有专章详细说明，这些测试用语。

如VIH、VIL、VOH、VOL等等。

◇三态输出脚(Three-State Output Pins)：此种输出脚，除了具备一般输出脚的功能之外，还具备开关的能力。

所谓开关的能力，是可以让三态脚，处于高阻抗的状态(High Impedance State)。

而高阻抗状态，就是其输出电压小于VOH，且大于VOL的值。

半导体名词解释

未来北京厂工艺wafer将使用300mm(12英寸)。

当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。

从0.35um -> 0.25um -> 0.18um-> 0.15um-> 0.13um 代表着每一个阶段工艺能力的提升。

半导体名词解释（精）

半导体名词解释（精）1. 何谓PIE? PIE的主要工作是什幺?答：Process Integration Engineer(工艺整合工程师), 主要工作是整合各部门的资源, 对工艺持续进行改善, 确保产品的良率（yield）稳定良好。

2. 200mm，300mm Wafer 代表何意义?答：8吋硅片(wafer)直径为 200mm , 直径为 300mm硅片即12吋.3. 目前中芯国际现有的三个工厂采用多少mm的硅片(wafer)工艺？未来北京的Fab4(四厂)采用多少mm的wafer工艺？答：当前1~3厂为200mm(8英寸)的wafer, 工艺水平已达0.13um工艺。

未来北京厂工艺wafer将使用300mm(12英寸)。

4. 我们为何需要300mm?答：wafer size 变大，单一wafer 上的芯片数(chip)变多，单位成本降低200→300 面积增加2.25倍,芯片数目约增加2.5倍5. 所谓的0.13 um 的工艺能力(technology)代表的是什幺意义？答：是指工厂的工艺能力可以达到0.13 um的栅极线宽。

当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。

6. 从0.35um->0.25um->0.18um->0.15um->0.13um 的technology改变又代表的是什幺意义？答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。

从0.35um -> 0.25um -> 0.18um -> 0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。

7. 一般的硅片(wafer)基材(substrate)可区分为N,P 两种类型（type）,何谓 N, P-type wafer?答：N-type wafer 是指掺杂 negative元素(5价电荷元素，例如：P、As)的硅片, P-type 的wafer 是指掺杂 positive 元素(3价电荷元素, 例如：B、In)的硅片。

半导体常用英语词汇

MFG 常用英文单字Semiconductor半导体导体、绝缘体和半导体主要依据导电系数的大小，决定了电子的移动速度。

ID Identification的缩写。

用以辨识各个独立的个体，就像公司内每一个人有自己的识别证。

Wafer ID 每一片芯片有自己的芯片刻号，叫Wafer ID。

Lot ID 每一批芯片有自己的批号，叫Lot ID。

Part ID 各个独立的批号可以共享一个型号，叫Part ID。

WIP Work In Process，在制品。

从芯片投入到芯片产品，FAB内各站积存了相当数量的芯片，统称为FAB内的WIP 。

一整个制程又可细分为数百个Stage和Step，每一个Stage所堆积的芯片，称为Stage WIP。

Lot Priority 每一批产品在加工的过程中在WIP中被选择进机台的优先级。

Super Hot Run的优先级为1，视为等级最高，必要时，当Lo上一站加工时，本站便要空着机台等待Super Hot RuHot Run的优先级为2，紧急程度比Super Hot Run次一级。

Stage Cycle Time：Lot从进站等候开始到当站加工后出货时间点截Spec. 规格Specification的缩写。

产品在机台加工过程中，每一站均设定规格。

机台加工后，产品或控片经由量测机台量测，该产品加工后，是否在规格内。

半导体名词解释(精)

1. 何谓PIE? PIE的主要工作是什幺?答：Process Integration Engineer(工艺整合工程师), 主要工作是整合各部门的资源, 对工艺持续进行改善, 确保产品的良率（yield）稳定良好。

2. 200mm，300mm Wafer 代表何意义?答：8吋硅片(wafer)直径为 200mm , 直径为 300mm硅片即12吋.3. 目前中芯国际现有的三个工厂采用多少mm的硅片(wafer)工艺？未来北京的Fab4(四厂)采用多少mm的wafer工艺？答：当前1~3厂为200mm(8英寸)的wafer, 工艺水平已达0.13um工艺。

未来北京厂工艺wafer将使用300mm(12英寸)。

4. 我们为何需要300mm?答：wafer size 变大，单一wafer 上的芯片数(chip)变多，单位成本降低200→300 面积增加2.25倍,芯片数目约增加2.5倍5. 所谓的0.13 um 的工艺能力(technology)代表的是什幺意义？答：是指工厂的工艺能力可以达到0.13 um的栅极线宽。

当栅极的线宽做的越小时，整个器件就可以变的越小，工作速度也越快。

6. 从0.35um->0.25um->0.18um->0.15um->0.13um 的technology改变又代表的是什幺意义？答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。

从0.35um -> 0.25um -> 0.18um -> 0.15um -> 0.13um 代表着每一个阶段工艺能力的提升。

7. 一般的硅片(wafer)基材(substrate)可区分为N,P 两种类型（type）,何谓 N, P-type wafer?答：N-type wafer 是指掺杂 negative元素(5价电荷元素，例如：P、As)的硅片, P-type 的wafer 是指掺杂 positive 元素(3价电荷元素, 例如：B、In)的硅片。

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MOSIS WAFER ACCEPTANCE TESTS

RUN: T6BE (MM_NON-EPI_THK-MTL) VENDOR: TSMC TECHNOLOGY: SCN025 FEATURE SIZE: 0.25 microns Run type: SKD

INTRODUCTION: This report contains the lot average results obtained by MOSIS from measurements of MOSIS test structures on each wafer of this fabrication lot. SPICE parameters obtained from similar measurements on a selected wafer are also attached.

COMMENTS: TSMC 0251P5M

TRANSISTOR PARAMETERS W/L N-CHANNEL P-CHANNEL UNITS

MINIMUM 0.36/0.24 Vth 0.49 -0.44 volts

SHORT 20.0/0.24 Idss 621 -296 uA/um Vth 0.49 -0.47 volts Vpt 7.6 -7.3 volts

WIDE 20.0/0.24 Ids0 14.6 -13.0 pA/um

LARGE 50/50 Vth 0.43 -0.53 volts Vjbkd 5.2 -6.7 volts Ijlk <50.0 <50.0 pA Gamma 0.42 0.58 V^0.5

K' (Uo*Cox/2) 121.1 -25.9 uA/V^2 Low-field Mobility 392.79 84.01 cm^2/V*s

COMMENTS: Poly bias varies with design technology. To account for mask bias use the appropriate value for the parameters XL and XW in your SPICE model card. Design Technology XL (um) XW (um) ----------------- ------- ------ SCN5M_DEEP (lambda=0.12) 0.00 -0.04 thick oxide, NMOS -0.01 -0.04 thick oxide, PMOS -0.06 SCN6M_SUBM (lambda=0.15) -0.06 0.00 thick oxide, NMOS -0.10 0.00 thick oxide, PMOS -0.15

FOX TRANSISTORS GATE N+ACTIVE P+ACTIVE UNITS Vth Poly >6.6 <-6.6 volts

PROCESS PARAMETERS N+ P+ PLY+BLK N+BLK POLY M1 M2 UNITS Sheet Resistance 3.9 3.0 171.4 58.1 3.3 0.08 0.07 ohms/sq Contact Resistance 6.1 5.2 4.9 2.54 ohms Gate Oxide Thickness 56 angstrom

PROCESS PARAMETERS M3 M4 M5 N_W UNITS Sheet Resistance 0.07 0.07 0.02 1059 ohms/sq Contact Resistance 5.04 7.60 10.48 ohms

COMMENTS: BLK is silicide block.

CAPACITANCE PARAMETERS N+ P+ POLY M4P M1 R_W M2 N_W D_N_W UNITS Area (substrate) 1720 1871 104 33 13 131 128 aF/um^2 Area (N+active) 6139 aF/um^2 Area (P+active) 5877 aF/um^2 Area (poly) 66 aF/um^2 Area (metal1) 37 aF/um^2 Area (metal4) 937 aF/um^2 Area (r well) 1726 aF/um^2 Area (d well) 525 aF/um^2 Area (no well) 1058 aF/um^2 Fringe (substrate) 389 336 aF/um Overlap (N+active) 465 aF/um Overlap (P+active) 559 aF/um

CIRCUIT PARAMETERS UNITS Inverters K Vinv 1.0 1.02 volts Vinv 1.5 1.11 volts Vol (100 uA) 2.0 0.12 volts Voh (100 uA) 2.0 2.26 volts Vinv 2.0 1.17 volts Gain 2.0 -16.48 Ring Oscillator Freq. DIV1024 (31-stg,2.5V) 270.38 MHz D1024_THK (31-stg,3.3V) 203.17 MHz Ring Oscillator Power DIV1024 (31-stg,2.5V) 0.06 uW/MHz/gate D1024_THK (31-stg,3.3V) 0.10 uW/MHz/gate

COMMENTS: DEEP_SUBMICRON T6BE SPICE BSIM3 VERSION 3.1 PARAMETERS SPICE 3f5 Level 8, Star-HSPICE Level 49, UTMOST Level 8 * DATE: Jan 23/07 * LOT: T6BE WAF: 8005 * Temperature_parameters=Default .MODEL CMOSN NMOS ( LEVEL = 49 +VERSION = 3.1 TNOM = 27 TOX = 5.6E-9 +XJ = 1E-7 NCH = 2.3549E17 VTH0 = 0.3703728 +K1 = 0.4681093 K2 = 7.541163E-4 K3 = 1E-3 +K3B = 1.6723088 W0 = 1E-7 NLX = 1.586853E-7 +DVT0W = 0 DVT1W = 0 DVT2W = 0 +DVT0 = 0.5681239 DVT1 = 0.6650313 DVT2 = -0.5 +U0 = 284.0529492 UA = -1.538419E-9 UB = 2.706778E-18 +UC = 2.748569E-11 VSAT = 1.293771E5 A0 = 1.5758996 +AGS = 0.2933081 B0 = -5.433191E-9 B1 = -1E-7 +KETA = -4.899001E-3 A1 = 3.196943E-5 A2 = 0.5018403 +RDSW = 126.2217131 PRWG = 0.5 PRWB = -0.2 +WR = 1 WINT = 0 LINT = 1.34656E-9 +XL = 0 XW = -4E-8 DWG = -1.127362E-8 +DWB = -3.779056E-9 VOFF = -0.0891381 NFACTOR = 1.29317 +CIT = 0 CDSC = 2.4E-4 CDSCD = 0 +CDSCB = 0 ETA0 = 6.291887E-3 ETAB = 3.385328E-4 +DSUB = 0.0449797 PCLM = 1.5905872 PDIBLC1 = 1 +PDIBLC2 = 2.421388E-3 PDIBLCB = -0.0752287 DROUT = 0.9999731 +PSCBE1 = 7.947415E10 PSCBE2 = 5.8496E-10 PVAG = 1.01007E-7 +DELTA = 0.01 RSH = 3.9 MOBMOD = 1 +PRT = 0 UTE = -1.5 KT1 = -0.11 +KT1L = 0 KT2 = 0.022 UA1 = 4.31E-9 +UB1 = -7.61E-18 UC1 = -5.6E-11 AT = 3.3E4 +WL = 0 WLN = 1 WW = 0 +WWN = 1 WWL = 0 LL = 0 +LLN = 1 LW = 0 LWN = 1 +LWL = 0 CAPMOD = 2 XPART = 0.5 +CGDO = 4.65E-10 CGSO = 4.65E-10 CGBO = 5E-10 +CJ = 1.698946E-3 PB = 0.99 MJ = 0.450283 +CJSW = 3.872151E-10 PBSW = 0.8211413 MJSW = 0.2881135 +CJSWG = 3.29E-10 PBSWG = 0.8211413 MJSWG = 0.2881135 +CF = 0 PVTH0 = -9.283858E-3 PRDSW = -10 +PK2 = 4.074676E-3 WKETA = 7.164908E-3 LKETA = -7.349276E-3 ) * .MODEL CMOSP PMOS ( LEVEL = 49 +VERSION = 3.1 TNOM = 27 TOX = 5.6E-9 +XJ = 1E-7 NCH = 4.1589E17 VTH0 = -0.4935548 +K1 = 0.6143278 K2 = 6.804492E-4 K3 = 0 +K3B = 5.8844074 W0 = 1E-6 NLX = 6.938169E-9 +DVT0W = 0 DVT1W = 0 DVT2W = 0 +DVT0 = 2.3578746 DVT1 = 0.7014778 DVT2 = -0.1881376 +U0 = 100 UA = 9.119231E-10 UB = 1E-21 +UC = -1E-10 VSAT = 1.782051E5 A0 = 0.9704347