第9章 触发器和时序逻辑电路
时序逻辑电路的设计方法
时序逻辑电路的设计方法时序逻辑电路是一类通过内部的记忆元件来实现存储功能的数字电路，它能够根据输入信号的时序变化来决定输出信号的状态。
常见的时序逻辑电路包括时钟发生器、时钟分配器、触发器、计数器等。
在设计时序逻辑电路时，需要考虑到电路的功能要求、时序要求、稳定性和可靠性。
本文将介绍时序逻辑电路的设计方法。
1.确定功能要求：首先需要明确时序逻辑电路的功能要求，即输入信号和输出信号之间的逻辑关系。
可以通过真值表、状态转换图、状态方程等方式进行描述。
根据功能要求，可以确定电路中需要使用到的逻辑门、触发器等元件。
2.确定时序要求：在时序逻辑电路中，输入信号的变化必须满足一定的时序要求，通常需要使用时钟信号来进行同步控制。
时钟信号是一个周期性的信号，控制电路在时钟的上升沿或下降沿进行状态的改变。
时序要求还包括时序逻辑电路在不同输入组合下的稳态和状态转换时的时间要求。
3.设计电路结构：根据功能要求和时序要求，可以确定时序逻辑电路的整体结构。
电路结构的设计包括将逻辑元件(例如逻辑门、触发器)按照特定的方式连接起来，以实现所需的功能。
常见的电路结构包括级联结构、并行结构、环形结构等。
4.选择逻辑元件：根据电路的功能和时序要求，选择合适的逻辑元件来实现电路的功能。
常见的逻辑元件包括与门、或门、非门、异或门等。
触发器是时序逻辑电路的核心元件，常用的触发器包括D触发器、JK触发器、T触发器等。
5.进行逻辑功能实现：将所选择的逻辑元件按照电路结构进行连接，并完成时序逻辑电路的逻辑功能实现。
这一步可以使用绘图工具进行电路图的绘制，也可以通过硬件描述语言(HDL)进行电路的逻辑设计。
6.时序优化：对设计的时序逻辑电路进行时序优化。
时序优化可以通过调整逻辑元件的连接方式、引入时序优化电路等方式来提高电路的性能和可靠性。
时序优化的目标是尽可能满足时序要求，减少信号传输延迟和功耗。
7.进行电路仿真和验证：对设计的时序逻辑电路进行仿真和验证。
电工与电子技术习题参考答案第9章
第9章时序逻辑电路习题解答9.1 d R端和d S端的输入信号如题9.1图所示，设基本RS触发器的初始状态分别为1和0两种情况，试画出Q端的输出波形。
题9.1图解：9.2 同步RS触发器的CP、R、S端的状态波形如题9.2图所示。
设初始状态为0和1两种情况，试画出Q端的状态波形。
题9.2图解：9.3 设主从型JK触发器的初始状态为0，J、K、CP端的输入波形如题9.3图所示。
试画出Q端的输出波形（下降沿触发翻转）。
解：如题9.3图所示红色为其输出波形。
第9章时序逻辑电路225题9.3图9.4 设主从型JK触发器的初始状态为0，J、K、CP端输入波形如题9.4图所示。
试画出Q端的输出波形（下降沿触发翻转）。
如初始状态为1态，Q端的波形又如何？解：如题9.4图所示红色为其输出波形。
题9.4图9.5 设维持阻塞型D触发器的初始状态为0，D端和CP端的输入波形如题9.5图所示，试画出Q端的输出波形（上升沿触发翻转）。
如初始状态为1态，Q端的波形又如何？解：如题9.5图所示红色为其输出波形。
第9章时序逻辑电路226题9.5图9.6 根据CP时钟脉冲，画出题9.6图所示各触发器Q端的波形。
（1）设初始状态为0；（2）设初始状态为1。
（各输入端悬空时相当于“1”）题9.6图解：第9章时序逻辑电路2279.7 题9.7图所示的逻辑电路中，有J和K两个输入端，试分析其逻辑功能，并说明它是何种触发器。
题9.7图=⋅⋅⋅=⋅+⋅解：由图得D Q F J Q Q F J QJ K Q n D Q n+10 0 0 0 00 0 1 1 10 1 0 0 00 1 1 0 01 0 0 1 11 0 1 1 11 1 0 1 11 1 1 0 0此电路为D触发器和与非门组成的上升沿触发的JK触发器。
9.8 根据题9.8图所示的逻辑图和相应的CP、d R、D的波形，试画出Q1和Q2端的输出波形。
设初始状态Q1=Q2=0。
题9.8图解：第9章时序逻辑电路2289.9 试用4个D触发器组成一个四位右移移位寄存器。
触发器Flip-Flops和时序电路
组合逻辑电路组成，能够将输入信号向左或向右移动指定的位数。
时序电路的应用
数字逻辑控制
时序电路在数字逻辑控制中有着 广泛的应用，例如在计算机、数 字交换机、数控机床等设备中， 都需要使用时序电路来实现数字
逻辑控制。
通信技术
在通信技术中，时序电路被广泛 应用于数字信号处理、调制解调、
信道编码等领域。
自动控制
寄存器
寄存器是一种常见的触发器与时序电 路的组合，它由多个触发器组成，用 于存储二进制数据。
计数器
计数器是一种能够自动计数输入脉冲 个数的时序电路，它由多个触发器和 门电路组成。
05 触发器Flip-flops和时序 电路的优化与挑战
触发器Flip-flops的优化策略
减少功耗
通过降低时钟频率、使用低功耗设计 和工艺、以及优化时钟网络来降低功 耗。
触发器Flip-flops是数字逻辑电路 中的基本存储单元，用于存储二进 制状态（0或1）。
工作原理
触发器Flip-flops采用双稳态电路 ，通过时钟信号控制数据输入和 输出，实现状态的存储和切换。
触发器Flip-flops的类型
01
02
03
JK触发器
具有置0、置1、翻转和保 持四种功能，通过改变时 钟信号的相位实现不同操 作。
提高速度
通过优化触发器的结构、减少内部延 迟和传播延迟，以及采用更快的时钟 源来提高速度。
减小面积
通过优化设计、采用更小的单元尺寸 和更高效的布局布线技术来减小面积。
提高可靠性
通过采用冗余设计、错误检测和纠正 技术以及容错逻辑来提高可靠性。
时序电路的优化策略
优化时钟网络
通过减少时钟源的数量、降低时钟频率、 优化时钟分布和减少时钟偏斜来优化时钟
【电工基础知识】时序逻辑电路
【电⼯基础知识】时序逻辑电路时序逻辑电路定义时序逻辑电路主要由触发器构成。
在理论中，时序逻辑电路是指电路任何时刻的稳态输出不仅取决于当前的输⼊，还与前⼀时刻输⼊形成的状态有关。
这跟相反，组合逻辑的输出只会跟⽬前的输⼊成⼀种函数关系。
换句话说，时序逻辑拥有储存器件（）来存储信息，⽽组合逻辑则没有。
从时序逻辑电路中，可以建出两种形式的：：输出只跟内部的状态有关。
（因为内部的状态只会在时脉触发边缘的时候改变，输出的值只会在时脉边缘有改变）：输出不只跟⽬前内部状态有关，也跟现在的输⼊有关系。
时序逻辑因此被⽤来建构某些形式的的，延迟跟储存单元，以及有限状态⾃动机。
⼤部分现实的电脑电路都是混⽤组合逻辑跟时序逻辑。
按“功能、⽤途”分为：1. 寄存器；2. 计数（分频）器；3. 顺序（序列）脉冲发⽣器；4. 顺序脉冲检测器；5. 码组变换器；寄存器定义寄存器：能够暂时存放数码、指令、运算结果的数字逻辑部件，称为寄存器。
寄存器的功能是存储，它是由具有存储功能的组合起来构成的。
⼀个触发器可以存储1位⼆进制代码，故存放n位⼆进制代码的寄存器，需⽤n个触发器来构成。
[1]按照功能的不同，可将寄存器分为基本寄存器和两⼤类。
基本寄存器只能并⾏送⼊数据，也只能并⾏输出。
移位寄存器中的数据可以在移位脉冲作⽤下依次逐位右移或左移，数据既可以并⾏输⼊、并⾏输出，也可以串⾏输⼊、串⾏输出，还可以并⾏输⼊、串⾏输出，或串⾏输⼊、并⾏输出，⼗分灵活，⽤途也很⼴。
[1]知识点概述：1、寄存器，就是能够记忆或存储0和1数码的基本部件。
通常都是由各种触发器和门电路来构成的。
2、寄存器分为仅能存储0和1数码的数码寄存器，和既能存储数码同时也能实现数码的左移或右移的寄位移寄存器。
3、在实际中，通常使⽤集成寄存器。
本节讲解了寄存器的电路构成、⼯作原理、对74LS194双向移位寄存器的使⽤进⾏了介绍。
4、有点寄存器具有左移右移的功能寄存器电路如下：（1）由四个D触发器构成，因为每⼀个D触发器可以存放1位⼆进制信息，所以上述电路的寄存器可存放⼀个4位⼆进制数码，⼀般也把这种寄存器称为数码寄存器。
时序逻辑电路的输出,与电路的原状态 -回复
时序逻辑电路的输出,与电路的原状态-回复时序逻辑电路的输出与电路的原状态息息相关，它们之间的关系是通过时钟信号来实现的。
时序逻辑电路是一种具有状态的电路，它会根据输入信号和当前的状态产生不同的输出信号。
其输出与电路的原状态有着密切的联系，下面我将一步一步回答这个问题，详细阐述时序逻辑电路的输出与电路的原状态之间的关系。
首先，让我们来了解一下时序逻辑电路的基本原理。
时序逻辑电路由触发器（flip-flop）和组合逻辑电路（combinational logic）两部分组成。
触发器用于存储电路的状态，而组合逻辑电路则用于实现输入信号对于状态的转换。
时序逻辑电路的最重要的特点就是其输出不仅与当前的输入信号有关，还与之前的输入信号和状态有关。
时序逻辑电路的输出由两个主要因素决定：输入信号和电路的当前状态。
输入信号就是电路的外部输入，它们会触发电路的状态变化。
电路的当前状态则由之前的输入信号和状态经过逻辑运算得到。
我们可以利用触发器来存储电路的状态，通常使用D触发器和JK触发器。
这些触发器有时也被称为时序存储器，因为它们能够存储电路的状态，并且在时钟信号到来时根据输入信号和当前状态产生输出。
时序逻辑电路的输出在时钟信号的控制下发生变化。
时钟信号是一个周期性的信号，它的高电平和低电平分别代表了一个时钟周期的开始和结束。
在每个时钟周期的上升沿或下降沿，电路会根据当前的状态和输入信号产生新的输出。
时钟信号的频率决定了电路的工作速度，它通常以赫兹（Hz）为单位表示。
时序逻辑电路的输出也可以被称为时钟输出，它在时钟周期的每个时间点都会有一个确定的值。
时序逻辑电路的输出是通过组合逻辑电路计算得到的。
组合逻辑电路是由逻辑门和逻辑门之间的连线组成的，它们根据输入信号和电路的当前状态计算出输出信号。
逻辑门实现了逻辑运算，例如与门、或门、非门等，它们能够实现逻辑与、逻辑或、逻辑非等运算。
组合逻辑电路的输出会被反馈到触发器中，以更新电路的状态。
《电工与电子技术》考试【 触发器和时序逻辑电路】题目类型【问答题】难度【易】
为什么触发器能寄存0或1？
答案：
因为
问题【3】删除修改
基本RS触发器、钟控触发器和边沿触发器在什么时候会因为干扰而可能产生误动作？
答案：
基本RS触发器在任何时候都会受干扰而产生误触发；钟控触发器在CP脉冲高电平期间会因干扰而误触发；而边沿触发器只有在CP脉冲上升沿或是下降沿时才会受干扰产生误触发。
问题【4】删除修改
触发器的逻辑功能有哪几种描述方法？
答案：
触发器的逻辑功能的描述方法有：真值表法；逻辑函数表达式；真值表法；波形图法和状态转换图法等5种。
问题【5】删除修改
钟控触发器的电路结构型式，逻辑功能及触发方式三者之间有什么关系？逻辑功能相同的触发器，触发方式是否相同？
答案：
电路结构不同，逻辑功能和触发器方式便可能不同。但同一种逻辑功能的触发器，可以采用不同的电路结构，便有不同的触发方式。因此，逻辑功能相同的触发器，触发方式不一定相同。
问题【9】删除修改
什么是并行输入、串行输入、并行输出、串行输出？
答案：
并行输入，即当寄存指令来到时，待寄存的各位数据同时存放到各位触发器；串行输入，即在移位脉冲的作用下，待存数据逐位向左或向右移入各触发器；并行输出，即当取指指令来到时，被存放的数据同时在各位触发器的输出端取出；串行输出，即在移位脉冲的作用下，被存数据由最高位或最低位逐位取出。
问题【10】删除修改
什么是异步计数器，什么是同步计数器两者有什么区别？
答案：
异步计数器，即计数脉冲不是同时加到各位触发器的C端，因此各位触发器的翻转有先后次序，即是异步的。同步计数器，即计数脉冲是同时加到各位触发器的C端，因此各位触发器的翻转和计数脉冲同步。同步计数器运算速度快，可靠性高。而异步计数器不仅运算速度慢，而且可能产生误码，如由状态“0111”变到“1000”的过程实际上是111→0110→0100→0000→1000。同步计数器则在同一时刻由0111→1000。
第9章时序逻辑电路习题解答
第九章习题参考答案9-1对应于图9-la 逻辑图，若输入波形如图9-54所示，试分别画出原态为0和原 态为1对应时刻得Q 和◎波形。
3D 八图9-54逆9-1图解得到的波形如题9-1解图所示。
9-2逻辑图如图9-55所示，试分析它们的逻辑功能，分别画出逻辑符号，列出逻辑 真值表，说明它们是什么类型的触发器。
解 对于（a ）：由图可写出该触发器的输出与输入的逻辑关系式为：(9-1)原态为•丿京态为a) b)图9-55题9-2图下面按输入的不同组合，分析该触发器的逻辑功能。
(1) R n =1、S D =0若触发器原状态为0，由式(9-1)可得Q=0、Q =1 ；若触发器原状态为1，由式(9-1) 同样可得Q =0、Q = 1。
即不论触发器原状态如何，只要R D =1、S° =0，触发器将置成0态。
(2) R D=0、S°=l用同样分析可得知，无论触发器原状态是什么 > 新状态总为：Q =1・Q=0，即触发器被置成1态。
(3) R[)=Sj)=0按类似分析可知，触发器将保持原状态不变。
⑷= s° = 1两个“与非”门的输出端Q和Q全为0，这破坏了触发器的逻辑关系，在两个输入信号同时消失后，由于“或非”门延迟时间不可能完全相等，故不能确定触发器处于何种状态。
因此这种情况是不允许出现的。
逻辑真值表如表9-1所示，这是一类用或非门实现的基本RS触发器，逻辑符号如題9-2(a) 的逻辑符号所示。
对于(b)：此图与(a)图相比，只是多加了一个时钟脉冲信号，所以该逻辑电路在CP =1时的功能与(a)相同，真值表与表9-1相同；而在CP=0时相当于(a)中(3)的情况，触发器保持原状态不变。
逻辑符号见趣9-2 (b)逻辑符号。
这是一类同步RS触发器。
Q1000]表9」題9・2 (a)真值表00不变1 1 不定题9・2 (a)的逻辑符号9-3同步RS 触发器的原状态为1，R 、S 和CP 端的输入波形如图9-56所示，试画出 对应的Q 和。
时序逻辑电路
3 ． 异步减 法计 数器
（1）3位递减计数器的状态
（2）电路组成
二 、 十进制计数器
十进制递减计数器的状态
1．电路组成
异步十进制加法计数器
2．工作原理
（1）计数器输入0～9个计数脉冲时，工作过程与4位二进制异步加法计数器完 全相同，第9个计数脉冲后，Q3Q2Q1Q0状态为1001。 （2）第10个计数脉冲到来后，此时计数器状态恢复为0000，跳过了1010~1111 的6个状态，从而实现842lBCD码十进制递增计数的功能。
④ 最 高 位 触 发 器 FF 3 是 在 Q 0 、 Q 1 、 Q 2 同 时 为 1 时 触 发 翻 转 ， 即 FF 0 ～ FF 2 原均为 1 ，作加 l 计数时，产生进位使 FF 3 翻转为 l 。
（2）电路组成
4位二进制同步加法计数器逻辑图
工
程
应
用
计数不正常的故障检测 第一步，先查工作电源是否正常；第二步，检查触 发器的复位端是否被长置成复位状态；第三步，用示波器观测计数脉冲是否加到 了触发器的CP端；第四步，替换触发器，以确定集成电路是否损坏。
第二节 计数器
在数字系统中，能统计输入脉冲个数的电路称为计数器。
一 、二进 制计 数器 1 ． 异步二 进制 加法计 数器
每输入一个脉冲，就进行一次加 1 运算的计数器称为加法 计数器，也称为递增计数器。 4 个 JK 触发器构成的异步加 法计数器如下图所示。
图中 FF 0 为最低位触发器，其控制端 C l 接收输入脉冲，输 出信号 Q 0 作为触发器 FF 1 的 CP ， Q 1 作为触发器 FF 2 的 CP ， Q 2 作为 FF 3 的 CP 。各触发器的 J 、 K 端均悬空，相当于 J = K =1 ，处于计数状态。各触发器接收负跳变脉冲信号时 状态就翻转，它的时序图见下图。
电工技术基础复习题分析
第1章 直流电路一、 填空题：1. 任何一个完整的电路都必须有 、 和 3个基本部分组成。
电路的作用是对电能进行 、 和 ；对电信号进行 、和 。
2. 电路有 、 和 三种工作状态。
当电路中电流0R U I S 、端电压U ＝0时，此种状态称作 ，这种情况下电源产生的功率全部消耗在 _____上。
3.从耗能的观点来讲，电阻元件为 元件；电感和电容元件为 元件。
4. 电路图上标示的电流、电压方向称为 ，假定某元件是负载时，该元件两端的电压和通过元件的电流方向应为 方向。
二、选择题：1. 当元件两端电压与通过元件的电流取关联参考方向时，即为假设该元件（ ）功率；当元件两端电压与通过电流取非关联参考方向时，即为假设该元件（ ）功率。
A 、吸收；B 、发出。
2. 当电流源开路时，该电流源内部（ ）A 、有电流，有功率损耗；B 、无电流，无功率损耗；C 、有电流，无功率损耗。
3. 某电阻元件的额定数据为“1K Ω、2.5W ”，正常使用时允许流过的最大电流为（ ）A 、50mA ；B 、2.5mA ；C 、250mA 。
三、简答题1. 什么是电流参考方向？什么是关联参考方向？2.为什么不能使实际电压源短路？四、计算题1. 已知电路如图1.4所示，其中E 1=15V ，E 2=65V ，R 1=5Ω，R 2=R 3=10Ω。
试求R 1、R 2和R 3三个电阻上的电压。
2. 试用支路电流法，求图1.6电路中的电流I3。
3. 已知电路如图1.10所示。
试应用叠加原理计算支路电流I和电流源的电压U。
教材P25页24、25、28第2章正弦交流电路一、填空题：1. 表征正弦交流电振荡幅度的量是它的；表征正弦交流电随时间变化快慢程度的量是；表征正弦交流电起始位置时的量称为它的。
三者称为正弦量的。
2. 在RLC串联电路中，已知电流为5A，电阻为30Ω，感抗为40Ω，容抗为80Ω，那么电路的阻抗为，该电路为性电路。
电路中吸收的有功功率为，吸收的无功功率为。
《电工电子技术5-9章》课后习题和补充练习
第5章 半导体器件习题选解 P148-1505.2.1 如题5.2.1图所示电路中，试求下列几种情况下输出端Y 的电位V Y 及各元件中通过的电流：（1）V A =V B =0V ；（2）V A =+3V ，V B =0V ；（3）V A = V B = +3V ；二极管的正向压降可忽略不计。
解：（1）当V A =V B =0时，因二极管正向偏置，而使D A 、D B 处于导通状态，电流相等，电阻R 上的电流为：mA I I I DB DA R 07.39.312==+=，输出端V Y =0V 。
（2）当V A =3V,V B =0时，因二极管D B 正向偏置，而使其处于导通状态，即D B 导通，同时使D A 反向偏置，而使D A 截止，则流过D A 的电流为0；流过D B 和电阻R 上的电流相等，即：mA I I DB R 07.39.312===。
（3）当V A =V B =+3V 时，因二极管正向偏置，而使D A 、D B 处于导通状态，电流相等，电阻R 上的电流为：mA I I I DB DA R 3.29.3312=-=+=，输出端V Y = +3V 。
题5.2.1图5.2.3 题5.2.3图所示，E=5V ，,sin 10tV u i ω= 二极管的正向压降可忽略不计，试分别画出输出电压0u 的波形。
解：利用二极管的单向导电性，分析各个电路，所以它们的输出电压波形分别为：(a)、(b)对应的波形为（a ）；(c)、(d)对应的波形为（b ）。
题5.2.3图5.3.1 现有两个稳压管D Z1、D Z2，稳定电压分别为4.5V 和9.5V ，正向电压均为0.5V ，试求如题5.3.1图所示各电路中的输出电压U 0。
解：（a ）图：VU U U Z Z 145.95.4210=+=+=（b ）图：V U 00= ，因为外加电压小于两个稳压管的稳压值。
（c ）图：V U 15.05.00=+=， 两个稳压管的均正向导通。
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Q 0 触发器为0态。
第九章 触发器和时序逻辑电路
第一节 RS触发器
一、基本RS触发器
Q Q
新状态 原状态
0 1
&R D Q
D触发器： Q n 1 D( Q n Q n )
D Qn DQ n
只要令J=D，K=D，即完成转换。 (2) JK T′、T
T′触发器： Q n 1 Q n T触发器: Q n 1 TQ n TQ n
令J=K=1，即实现JK向T′ 的转换。 令J=K=T，即实现JK向T的转换。
RD 、 SD
端为直接置0、直接至1端，用来设定触发器的初始值。
第九章 触发器和时序逻辑电路
第一节 RS触发器
逻辑功能分析 时钟脉冲到来后，CP＝1。
保持原状态
0 1 1
1 0 1 1
S＝1、R＝0 此时，无论触发器原状态是 什么，触发器将被置于1态； S＝0、R＝1 此时，无论触发器原状态是 什么，触发器将被置于0态； S＝R＝0 触发器将保持原状态 S＝R＝1
0 1 0
1 0
0
清零指令
1 待存数码
0
1 4位二进制数码寄存器
0
寄存指令
这种数码寄存器可以不用预先清零。
第九章 触发器和时序逻辑电路
第五节 时序逻辑电路
• 常用D型触发器构成的4位数码寄存器集成芯片T451、 T1175、T3175和T4175的管脚功能如图所示。
• 如下图所示为具有三态门输出的三态寄存器。其特点是寄 存器数码的存放、传递及输出等，均是分时进行的。
G2
逻辑功能分析 (1) R D 1 ， SD 0 即无论触发器的原状态是什么，只要，
RD
1 0
1 0
RD 1 ， SD 0 触发器都将被置为1态：
SD
Q 1 ，Q 0
(2) R D 0， SD 1 即无论触发器的原状态是什么，只要，
R D 0， SD 1 触发器都将被置为0态：
T触发器的逻辑功能为： Q n 1 Q n 当T＝l时，每来一个时钟脉冲，触发器就翻转一次，即具有
的计数逻辑功能； 当T＝0时，不论时钟脉冲来到与否，触发器均保持原状态不变， 即具有 Q 逻辑 符号
n 1
Q n的锁存功能。
真 值 表
T
Q n 1
Q
n
特征方程
Q n 1 TQ n TQ n
第九章 触发器和时序逻辑电路
第五节 时序逻辑电路
三态输出寄存器 寄存控制端
寄存指令输入端
使能端
如果要将寄存器RTA中所存的数据传送到寄存器RTC中去， 只要分时实现ENA=1，LDC＝l，CP来一个正脉冲就可完成。
此时必须关闭RTB、RTD寄存器，即令LDB=0、LDD=0、ENB=0、 END=0。否则就会出现其余寄存器“争夺”数据总线的错误。
第九章 触发器和时序逻辑电路
第二节 JK触发器
CC4027是国产CMOS型集成边沿JK触发器，CP输入端 没有小圆圈表示触发器改变状态的时刻是在CP的上升沿(正跳 变)；异步输入端(直接置位、复位端)SD、RD为高电平有效。 特别注意：CMOS触发器的输入端不能悬空，必须通过电 阻接电源置为l。
CC4027芯片内包含两个相同的JK触发器，可单独使用， 其供电电源具有较宽的取值范围（3-18V）。
1
1
第九章 触发器和时序逻辑电路
第二节 JK触发器
• 常用的JK触发器例如T078是TTL型集成边沿触发器，CP 输入端的小圆圈表示触发器改变状态的时间是在CP的下 降沿（负跳变）；多输入端J1、J2、J3之间和K1、K2、 K3之间分别为“与”关系，即J＝J1J2J3，K＝K1K2K3； 直接置位、复位端，为低电平有效，即不用时悬空或接电 源，使用时接低电平或接地。
0 1
Qn
第九章 触发器和时序逻辑电路
第四节 T触发器及各种触发器逻辑功能的相互转换
二、触发器逻辑功能的转换 所谓触发器逻辑功能的转换，是用一个已知的触发器经改 造实现另一类触发器的功能。 Q Q 1．D触发器转换成其它逻辑功能触发器 (1) D JK
SD D RD
D触发器： Q
n 1
D
＆ ＆
CP
JK触发器：Q n 1 JQ n KQ n
令
D J Q n KQ n J Q n KQ n
＆
1
K
J
第九章 触发器和时序逻辑电路
第四节 T触发器及各种触发器逻辑功能的相互转换
(2) D T′、T
n 1 n Q Q T′触发器：
n 1 Q D D触发器：
n D Q 只要令D触发器的
使能端
允许控制端
,寄存功能被禁止；
第九章 触发器和时序逻辑电路
第五节 时序逻辑电路
2．移位寄存器
D
RD 1
SD 0
Q 1
RD
0
1 0
1
1 0
0
不变 不定
Q Q
SD 称为直接置1端，R D称为直接置0端。
均是低电平置1置0故均为“低电平有效”
第九章 触发器和时序逻辑电路
第一节 RS触发器
在基本RS触发器电路中，由于 SD 和 R D的输入信 号直接作用于Gl、G2门上，所以输入信号在全部作用 时间 (即 SD或 R D为低电平的持续时间) 内，都能直接改 变输出端 Q 和 Q 的状态，故又把基本RS触发器称作直 接置位、复位触发器。若将触发器的两个输入端同时 置高电平1，则触发器的输出将稳定于某—个状态(1态 或者0态)，这就是触发器的记忆和存储信息的功能。
第一节 RS触发器
计数式触发器的空翻现象。
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第二节 JK触发器
结构及逻辑符号
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第二节 JK触发器
JK触发器的状态方程
Q n 1 JQ n KQ n
CP
真值表： J 0 0 1 K 0 1 0 Qn+1 Qn 0 1 Qn
RD K J Q Q
Q n 1 D
即在CP脉冲的作用下，D触发器的新 状态，总是与D端的状态相同
真值表和波形
D 0 1
Q n 1
0 1
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第三节 D触发器
• 图示为国产TTL型双D触发器T4074和CMOS型CC4013的 芯片管脚功能图。每片含两个相同的D触发器，可以单独 使用。它们都是CP脉冲的上升沿触发，所不同的是CMOS 芯片的直接置位、复位端信号为正脉冲有效。
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第五节 时序逻辑电路
时序逻辑电路是由触发器和相应逻辑门组成的具有复 杂逻辑功能的逻辑电路。 时序逻辑电路的特点是任一时刻的稳定输出不仅决定 于该时刻的输入，而且还与电路原来的状态有关。 一、寄存器 寄存器是一种用来暂时存放二进制数码的逻辑记忆部件。 数码从各对应位输入端同时输入到寄存器中。 存数方式 并行： 串行： 数码从一个输入端逐位输入到寄存器中。 取数方式
Q 0，Q 1
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第一节 RS触发器
(3) R D 1 ， SD 1
根据类似的分析，可知，这是触发器的状态将保持原状态不变。
(4) R D 0， SD 0 此时 Q Q 1 ，属于不正常工作状态，当 R D 0， SD 0消失后，触 发器的状态将不能确定。 波形图 真值表 S
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第二节 JK触发器
例6-1 由一片CC4027构成的单脉冲发生器如图所示。已知 控制信号A和时钟脉冲的波形，设各触发器的初态为Q1=Q2=0。 试画出Q1和Q2端的波形。
0 1 0 0 1 0
1
1
0
1
Q1 Q2
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第三节 D触发器
D触发器的逻辑符号 状态方程
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第五节 时序逻辑电路
典型的TTL集成电路三态输出寄存器T1173和T4173 E A 0或 E B 0 ，输出等于待寄存数码。 EA 1或 EB 1 ，输出高阻状态 。 1.清除 Cr 1Q～4Q全部清零 。 2.送数 若Cr、 SA 、 SB 均为0态，CP 1Q～4Q=1D～4D （并行） 3.保持 CP 当Cr=0且 SA 1或 SB 1 ， CP=0,寄存器保持原状态不变。
即转换成了T′触发器
T触发器 令
Q n 1 TQ n TQ n
D TQ n TQ n TQ n TQ n
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第四节 T触发器及各种触发器逻辑功能的相互转换
2．JK触发器转换成其它逻辑功能触发器
(1) JK D
JK触发器： Q
n 1
JQ n KQ n
3. 555时基电路的组成、工作原理及应用。
本章重点讨论各类触发器的逻辑功能及其应用。
第九章 触发器和时序逻辑电路
触发器是具有记忆功能、能存储数字信息的最常用的一 种基本单元电路，其特点是：电路在某一时刻的输出状态，不 仅取决于当时输入信号状态，而且与电路的原始状态有关。当 输入信号消失后，输入信号对电路的影响将以新的输出状态保 持在输出端。 触发器的种类很多，按其稳定工作状态可分为 双稳态触发器 单稳态触发器 无稳态触发器（多谐振荡器）
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第三节 D触发器
• 例6-2 由一片双D触发器CC4013组成的移相电路如图所示， 可输出两个频率相同，相位差900的脉冲信号，已知CP波 形，试画出Q1和Q2端的波形，设F1和F2的初态为0。