数字集成电路考题(2012)
试题标准答案模版A4-数字集成电路设计A答案[1]
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三、计算题（共25分，第一题10分，第二题15分）
1．已知集成电路中Al1层参数如下：单位长度电容120aF/um；单位长度电阻Ω/um。计算在该层长为12cm的导线传播延时。为减小此导线的传播延时将此导线3等分并插入2个传播延时为80ps的反相器，计算在这种情况下各层上整个导线的传播延时。
解：1)
2．将每道大题得分和总分填入得分栏中。
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图1. 测试配置装置
解： 当R=30kΩ，
假设晶体管处于线性区。
证明该晶体管处于线性区。
四、设计题（共30分，每题10分）
1．使用互补CMOS电路实现逻辑表达式 ，当反相器的NMOS W/L=2, PMOS W/L=4时输出电阻相同，根据这个确定该网络中各个器件尺寸。
5简述静态CMOS电路的优缺点。
答：静态CMOS电路在电源的两条轨线之间电压的摆幅，即VOH=VDD，VOL=GND。由于上拉和下拉网络是互斥网络，因此电路没有静态功耗。但存在有两个主要问题：一是有N个输入的门uyao晶体管数目为2N个，大大增加了它的实现面积；二是静态CMOS门的传播延时随扇入数的增加而迅速增加。
因此，
3 考虑图3，
a．下面的CMOS晶体管网络实现什么逻辑功能反相器的NMOS W/L=4,
PMOS W/L=8时输出电阻相同，根据这个确定该网络中各个器件尺寸。
b．最初的输入模式是什么，必须采用哪一种输入才能取得最大传输延时
考虑在内部节点中的电容的影响。（给出分析过程）
《数字集成电路》期末试卷(含答案)
浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A姓名 学号 班级 任课教师一、填空题（本大题共10小题，每空格1分，共10分）请在每小题的空格中填上正确答案。
错填、不填均无分。
1．十进制数（68）10对应的二进制数等于 ；2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。
3．1A ⊕可以简化为 。
4．图1所示逻辑电路对应的逻辑函数L 等于 。
A B L≥1&CYC图1 图25．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。
6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。
7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。
8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。
9．JK 触发器的功能有置0、置1、保持和 。
10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样的RAM 。
二、选择题（本大题共10小题，每小题2分，共20分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．十进制数（172）10对应的8421BCD 编码是 。
【 】A ．（1111010）8421BCDB ．（10111010）8421BCDC ．（000101110010）8421BCD D ．（101110010）8421BCD12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。
【 】A ．2B ．3C ．4D ．513．设标准TTL 与非门AB Z =的电源电压是+5V ，不带负载时输出高电平电压值等于+3.6V ，输出低电平电压值等于0.3V 。
数字集成电路习题答案
W / L 1 根据VGS和VDS确定其处于线性、饱和还是截止状态，并求 I D
的值。
解： (1)nm os:
VGT VGS VT 0 2.5 0.43 2.07 VDS
nm os 处于饱和区 ,Vmin VGT 2.07
2 W V ' I D kn ( )(VGT Vmin min )(1 VDS ) L 2 2 2 . 07 115 (2.072 )(1 0.06 2.5) 2 283.3A
VT0(V)
NMOS PMOS 0.43 -0.4
(V0.5)
0.4 -0.4
VDSAT(V)
0.63 -1
k’(A/V2)
115×10-6 -30×10-6
(V-1)
0.06 -0.1
1.假设设计一个通用0.25m CMOS工艺的反相器，其中PMOS晶体管的 最小尺寸为(W=0.75m，L=0.25m，即W/L=0.75/0.25) , NMOS晶体管 的最小尺寸为(W=0.375m，L=0.25m，即W/L=0.375/0.25) 求出g,VIL,VIH,NML,NMH
( R1 R2 R5 )C5
DCLK 3 R1C1 R1C2 ( R1 R3 )C3 R1C4 R1C5
（b）
DCLK 1 R1C1 ( R1 R2 )C2 R1C3 ( R1 R2 R4 )C4 ( R1 R2 )C5
9 RC
DCLK 2 R1C1 ( R1 R2 )C2 R1C3 ( R1 R2 )C4
( R1 R2 R5 )C5 9 RC
DCLK 3 R1C1 R1C2 ( R1 R3 )C3 R1C4 R1C5
数字集成电路网络题库
第五章时序逻辑电路S13101B在逻辑电路中，任意时刻的输出状态仅取决于该时刻输入信号的状态，而与信号作用前电路的状态无关，这种电路称为。
因此，在电路结构上一般由组合而成。
解：组合逻辑电路，门电路S13101I右图所示的波形是一个(同、异) 进制(加、减)法计数器的波形。
若由触发器组成该计数器，触发器的个数应为，它有个无效状态，分别为和。
解：同，六，加，3，2，110，111S13101N某计数器的状态转换图如图所示，试问该计数器是一个进制法计数器，它有个有效状态，个无效状态，该电路自启动。
若用JK触发器组成，至少要个。
解：七，减，七，1，能，3S13102B在任何时刻，输出状态仅仅决定于同一时刻各输入状态的组合，而与电路以前所处的状态无关的逻辑电路称为，而若逻辑电路的输出状态不仅与输出变量的状态有关，而且还与系统原先的状态有关，则称其为。
解：组合逻辑电路，时序逻辑电路。
S13102I在同步计数器中，各触发器的CP输入端应接时钟脉冲。
解：同一S13201B有四个触发器的二进制计数器，它的计数状态有( )。
A. 8B. 16C. 256D. 64解：BS13201G当C r=0时，移位寄存器处于状态( )。
A. 保持B. 左移C. 右移D. 清除解：DS13201I下图所示波形是一个进制加法计数器的波形图。
试问它有个无效状态。
A. 二B. 四C. 六D. 八解：C、DS13202B二进制加法计数器，从0 计到十进制数12时，需要个触发器构成，它有个无效状态。
A. 4B. 3C. 8D. 16解：A 、BS13202G一个五位的二进制加法计数器，由0000状态开始，按自然态序计数，问经过75个输入脉冲后，此计数器的状态为( )。
A. 01011B. 11010C. 11111D. 10011解：AS13203B下列电路为时序电路的是( )。
A. 译码器B. 编码器C. 全加器D. 计数器解：DS13204B下列电路中，不属于组合电路的是( )。
《数字集成电路》期末试卷B(含答案)
浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷B姓名 学号 班级 任课教师一、填空题（本大题共10小题，每空格1分，共10分）请在每小题的空格中填上正确答案。
错填、不填均无分。
1．（1011111．01）2=（ ）102．若10010110是82421BCD 码的一组代码，则它对应的十进制数是________。
3．逻辑函数B A AB F +=的反函数F =________。
4．不会出现的变量取值所对应的最小项叫做 。
5．组合逻辑电路任何时刻的稳定输出仅仅只决定于__________各个输入变量的取值。
6．描述时序逻辑电路的逻辑表达式有驱动方程、________________和输出方程。
7．1K ×4位ROM ，有 位地址输入。
8．要把模拟量转化成数字量一般要经过四个步骤，分别称为采样、保持、________、编码。
9．D/A 转换器的主要参数有 、转换时间和转换精度。
10．集成单稳态触发电路的暂稳态维持时间取决于 。
二、选择题（本大题共10小题，每小题2分，共20分）在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。
错选、多选或未选均无分。
11．若已知Y XY YZ Z Y XY +=++，判断等式=+++))()((Z Y Z Y Y X Y Y X )(+成立的最简单方法是依据 规则。
【 】A ．代入规则B ．对偶规则C ．反演规则D ．互补规则12．F (A ,B ,C )的任意两个最小项之积等于 。
【 】 A ．0 B ．1 C ．ABC D ．ABC13．+0+1A A A ⋅⋅等于 。
【 】 A ．0 B ．1 C ． A D ．A 14．将TTL 与非门正常使用时，多余的输入端应 。
【 】 A ．全部接高电平 B ．部分接高电平，部分接地 C ．全部接地 D ．部分接地，部分悬空 15． S R 触发器不具有 功能。
2011-2012电气自动化EDA试卷 答案
EDA应用技术期末考试卷一、单项选择题（2分×15=30分）1-5 ACBDB 6-10 DCCAA 11-15 ABAAA二、填空（0.5分×40=20分）1.传统的电子系统设计方案一般是选择具有（固定功能）的标准集成电路和分立元器件。
2.数字集成电路经历了（小规模）、（中规模）、（大规模）、（超大规模）集成电路等发展那阶段。
3.PLD按集成度来分，可分为（简单PLD）和（复杂PLD）.4.CPLD/FPGA器件的选择需考虑（器件的逻辑规模）、（应用的速度要求）、（功耗）、（可靠性）、价格等。
5.VHDL的设计方法包括（直接设计法）、（自顶向下设计法）、（自底向上设计法）。
6.新器件的主要特点是向超高速、（高密度）、（低功耗）和低电压方向发展。
7.（实体）是VHDL程序描述的对象，是VHDL程序的基本单元。
8.二选一数据选择器的结构体可由（进程）和子程序等结构体中常见的几种基本结构实现。
9.PROCESS语句结构通常由三部分组成，分别是（进程说明部分）、（顺序描述语句部分）、（敏感信号参数表）。
10.函数定义应由（函数首）、（函数体）组成。
11.VHDL的文字规则包括（数字）、（字符串）、（标识符）（下标名）。
12.VHDL语言共有四类操作符可以分别进行（逻辑运算）、（关系运算）、（算术运算）、（并置运算）。
13.VHDL顺序语句包括（赋值语句）、（IF语句）、（CASA语句）、（WAIT语句）、（LOOP语句）、（NEXT语句）、EXIT语句、（RETURN语句）NULL语句。
14.用VHDL语言进行设计时，按描述语句的执行顺序可分为（顺序执行语句）、（并行执行语句）。
三、EDA 名词解释，写出下列缩写的中文含义：（1分×10=10分）1、EDA——电子设计自动化2、VHDL——超高速集成电路硬件描述语言3、FPGA——现场可编程门阵列4、CPLD——负杂可编程逻辑器件5、CAD——计算机辅助设计6、CAM——计算机辅助制造7、CAE——计算机辅助工程8、IEEE——美国电气与电子工程协会9、GAL——通用阵列逻辑10、CAT——计算机辅助测试四、VHDL程序填空（2分×5=10分）1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。
数字集成电路测试题
A 衬底 B 扩散区 C 有源区 D 接触孔和通孔
© Digital Integrated Circuits2nd
提交
Inverter
单选题 1分 最符合阈值电压定义的说法是 。
A 漏端电流为1μA时的栅源电压
B 漏端电流10倍于泄露电流时的栅源电压
衬底载流子浓度和有源区载流子浓度相 C 等时的栅源电压
芯片中的金属线和PCB中的金属线一样， A 可以是多层的。
B
CMOS集成电路是在一块正方形的硅片 上制造的。
光刻机的作用是通过激光在硅片上刻画 C 集成电路版图。
光刻胶的作用是将集成电路所需的不同 D 材料层胶合在一起。
© Digital Integrated Circuits2nd
提交
Inverter
D MOgrated Circuits2nd
提交
Inverter
单选题 1分 电路互连线上的延时td 与长度L的关系是 。
A
td L
B
td L2
C
td L3/2
D
td L3
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数字集成电路 ch1-ch4习题集
Jan M. Rabaey Anantha Chandrakasan Borivoje Nikolic
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Inverter
单选题 1分
在集成电路0.25μm工艺中，晶体管的最小沟 道长度由 决定。
A 光刻精度 B 消费者和代工厂 C 电路工程师 D 电源电压
C 无穷大的“断开”电阻和有限的“导通”电阻。
© Digital Integrated Circuits2nd
数字集成电路考题2012
集成电路考题一、填空题1、世界上第一个自动计算器是1832年。
2、Jack Kilby提出IC设想一集成电路，由此获得诺贝尔奖，标志着数字时代的来临。
3、集成电路的发展按摩尔定律发展变化。
4、数字电路噪声进入的途径有电感耦合、电容耦合、电源和地的干扰。
5、N型半导体的多子是自由电子，少子是空穴。
6、P型半导体的多子是空穴，少子是自由电子。
7、二极管电流I D与电压匕的关系表达式为e V①。
8、二极管的反向击穿类型有齐纳击穿和雪崩击穿。
9、互连线电容模型可用平行板电容模型等效，导线总电容的公式为10、互连线电容模型可用微带线模型等效，由平面电容和边缘电容构成。
11、导体为均匀的绝缘介质包围，可知一条导线的电容C与电感L的关系为12、CMOS反相器噪声容限的定义有N [,低电平噪声容限和 %高电平噪声容限。
13、CMOS反相器电路总功耗分为三部分，分别为由充放电电容引起的动态功耗、P d〃直流通路电容引起的功耗、，〃静态功耗。
14、静态CMOS门由上拉网络PUN和下拉网络PDN构成。
15、CMOS互补逻辑实现一个N输入逻辑门所需MOS管的个数为型个。
16、伪NMOS逻辑实现一个N输入逻辑门所需MOS管的个数为N+1个。
17、动态逻辑实现一个N输入逻辑门所需MOS管的个数为N+2个。
18、动态逻辑电路工作过程分为预充电和求值两个阶段。
19、时序电路中与寄存器有关的参数分别为建立时间、维持时间、传播时间。
20、对于时钟偏差不敏感的触发器为Clocked CMOS（或为时钟控制CMOS）。
21、C2CMOS实现一个N输入逻辑门所需MOS管的个数为N+2个。
22、施密特触发器两个开关阈值分别为：人和工。
23、半定制的电路设计方法分别是以单元为基础的设计方法和以阵列为基础的设计方法。
二、简答题 1、画出双阱CMOS电路工艺顺序简化图。
(P31)2、二极管的电流受工作温度的双重影响。
(P60)(1)出现在电流方程的①T与温度呈线性关系，①T的增加会使电流下降。
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集成电路考题一、填空题1、世界上第一个自动计算器是1832年。
2、Jack Kilby 提出IC 设想--集成电路，由此获得诺贝尔奖，标志着数字时代的来临。
3、集成电路的发展按摩尔定律发展变化。
4、数字电路噪声进入的途径有电感耦合、电容耦合、电源和地的干扰。
5、N 型半导体的多子是自由电子，少子是空穴。
6、P 型半导体的多子是空穴，少子是自由电子。
7、二极管电流D I 与电压D V 的关系表达式为)1(/-=ΦT D V S D e I I 。
8、二极管的反向击穿类型有齐纳击穿和雪崩击穿。
9、互连线电容模型可用平行板电容模型等效，导线总电容的公式为10、互连线电容模型可用微带线模型等效，由平面电容和边缘电容构成。
11、导体为均匀的绝缘介质包围，可知一条导线的电容C 与电感L 的关系为u CL ε=。
12、CMOS 反相器噪声容限的定义有L NM 低电平噪声容限和H NM 高电平噪声容限。
13、CMOS 反相器电路总功耗分为三部分，分别为dyn P 由充放电电容引起的动态功耗、dp P 直流通路电容引起的功耗、stat P 静态功耗。
14、静态CMOS 门由上拉网络PUN 和下拉网络PDN 构成。
15、CMOS 互补逻辑实现一个N 输入逻辑门所需MOS 管的个数为2N 个。
16、伪NMOS 逻辑实现一个N 输入逻辑门所需MOS 管的个数为N+1个。
17、动态逻辑实现一个N 输入逻辑门所需MOS 管的个数为N+2个。
18、动态逻辑电路工作过程分为预充电和求值两个阶段。
19、时序电路中与寄存器有关的参数分别为建立时间、维持时间、传播时间。
20、对于时钟偏差不敏感的触发器为Clocked CMOS(或为时钟控制CMOS)。
21、2C CMOS 实现一个N 输入逻辑门所需MOS 管的个数为N+2个。
2223、半定制的电路设计方法分别是以单元为基础的设计方法和以阵列为基础的设计方法。
二、简答题1、画出双阱CMOS电路工艺顺序简化图。
（P31）2、二极管的电流受工作温度的双重影响。
（P60）（1）出现在电流方程的ΦT与温度呈线性关系，ΦT的增加会使电流下降。
（2）饱和电流IS也与温度有关，热平衡时载流子浓度会随温度增加。
理论上，每上升5°C饱和电流增加一倍，实测是反向电流每8°C增加一倍。
3、如果考虑导线的寄生电容和电感，写出简化规则和步骤（P99）（1）如果电阻很大----例如界面很小的长铝导线情形或者外加信号的上升和下降沿很慢，电感可以忽略（2）当导线很短，截面积很大或者互连材料电阻率很低时，可以用只含电容的模型。
（3）若导线间距很大，或者导线只在一段很短的距离上靠近一起的时候，导线相互间电容可以忽略，并且所有的寄生电容都可以模拟成接地电容。
4、简述理想导线和集总模型。
（P109）（1）理想导线：一般电路上，导线是没有任何附加参数和寄生参数的简单连线。
这样的导线对电路的特性没有任何影响。
（2）集总模型：导线的电路寄生参数一般是沿着它的长度分布的，不能集中在一点。
当然，当只有一个寄生元件支配时，把其它寄生参数影响小的元件的各个不同部分集总成单个电路元件，这就是集总模型。
5、简述集总RC模型（P110）把每段导线的总导线电阻集总成一个电阻R，把电容集总成一个电容C，这个简单模型就是集总RC模型。
6、简述静态CMOS反相器的特性。
（130）（1）输出高低电平分别为VDD和GND；（2）逻辑电平与器件的相对尺寸无关，所以晶体管可以采用最小尺寸。
（3）稳态时在输出和VDD和GND总存在一条具有有线电阻的通路。
（4）CMOS反相器输入阻抗高，MOS管栅极实际上是一个绝缘体。
（5）稳态工作下，电源和地线之间没有通路。
7、简述CMOS反相器噪声容限的定义。
（P136）所谓噪声容限，是指电路在噪声干扰下，逻辑关系发生偏离(误动作)的最大允许值。
若输入信号中混入了干扰，当干扰大过反相器输入电压阈值时，则使原本应该是高电平的输出信号翻转为低电平，或使原本应该是低电平的输出信号翻转为高电平。
8、密勒效应的定义。
（P141）一个在其两端大小相同相位相反的电压摆幅的电容可以用一个两倍于该电容值的接地电容代替。
9、互补CMOS是一种实现逻辑门的有效电路，但复杂的逻辑电路存在两个问题，原因有两点。
（P180）问题：（1）实现N输入逻辑门，需要2N个MOS管，加大实现面积。
（2）互补CMOS门传播延时随扇入数迅速增加。
原因：（1）MOS管数目多(2N)，增加了门的总电容；（2）门的PUN或PDN中，MOS串联会使门的速度进一步减慢。
10、降低大扇入延时的方法。
（P181-182）（1）调整MOS管尺寸：加大MOS管尺寸，能降低串联期间的电阻，减小时间常数。
（2）逐级增大MOS管尺寸：即MOS管尺寸,M1>M2>M3>M4，可以使R1<R2<R3<R4，这样降低了其主要作用的电阻。
（3）重新安排输入：找到关键信号，决定关键路径（4）重组逻辑结构11、简述传输管逻辑的特性。
（P196）基本概念通过允许原始输入驱动栅端和漏-源端来减少实现逻辑功能所需MOS管数目的方法，称为传输管逻辑。
功能分析若B输入高，M1导通，A直接到输出F，若B为低M2导通，并使0直接输出到F。
这一方法可以减少四个MOS管，降低电容。
12、简述动态逻辑门的特性（P208-209）（1）逻辑门由NMOS下拉网络实现，PDN的构成过程与静态CMOS完全一样。
（2）MOS管数目比静态减少，数目为N+2，非2N。
（3）是无比逻辑门。
（4）动态逻辑门只有动态功耗，理想情况VDD和GND之间从不存在任何静态电流路径。
（5）动态逻辑门具有较快的开关速度。
13、简述时序逻辑电路中与寄存器有关的参数。
（P237）（1）建立时间tsu：在时钟翻转(正沿触发为0-1翻转)之前数据输入(D)必须有效的时间。
（2）维持时间thold：在时钟边沿之后输入数据必须仍然有效的时间。
（3）传播延时tc-q：相对于时钟最坏情况的延时。
指的是输入数据(D)送到输出端Q的时间。
14、简述施密特触发器的特性。
（P208-209）（1）对于一个输入变化很慢的信号，输出端可以有一个快速翻转的响应。
(可用于脉冲整形)（2）有两个不同方向的开关阈值VM+、VM-。
15、简述数字处理器的构成（四个模块）（P277）（1）数据通路：处理器核心部分，完成所有处理运算工作的场所。
（2）控制模块：协调各个部分正常工作的关键部分，让处理器等在指定时间完成相应的工作，可以看成一个有限状态机(FSM)。
（3）存储模块：整个处理器中用来存储数据的区域，可以有只读、读写等多个种类。
（4）输入输出(互连)：处理器与外界连接的主要媒介，可以用来连接外接信号，也可以连接多个处理器。
16、简述半定制的设计流程。
（289）（1）设计获取，使设计进入到ASIC设计系统中。
（2）逻辑综合，把HDL语言描述模块转换成网表(netlist)。
（3）版图前模拟和验证，检查设计是否正确。
（4）版图规划，对芯片面积总体规划。
（5）布局，确定各单元精确位置。
（6）布线，完成各单元和功能块之间连线。
（7）提取模型参数，完成芯片模型的创建。
（8）版图后模拟和验证，检验性能，发现不足改进和优化。
（9）记带。
17、简述克服串扰的方法。
（P327）（1）尽量避免浮空节点。
（2）敏感节点应当很好地与全摆幅信号隔离。
（3）在满足时序约束的范围内尽可能加大上升（下降）时间。
（4）在敏感的低摆幅布线网络中采用差分信号传输方法。
（5）不要使两条信号线之间的电容太大。
（6）必要时可在两个信号之间增加一条屏蔽线--GND 或DD V 。
（7）不同层上信号之间的线间电容可以通过增加额外的布线层来进一步减少。
三、计算题1、设计计算题（P64 例3.5 公式3.19） 例3.5：PMOS 晶体管的阈值电压一个PMOS 晶体管的阈值电压VT0为-0.4V ，而体效应系数等于-0.4。
试计算VSB=-2.5V ，2ΦF=0.6V 时的阈值电压。
解：由阈值公式得可以看到，-0.4V 是零偏置条件下阈值的2倍。
2、（P104）例4.1 金属导线电容总电容=平面电容+边缘电容平面电容计算公式： 电容计算公式：场氧导线面积**2=fringe c平面电容：边缘电容：总电容： 拓展：假设两条导线，第二条在第一条旁边，间距只相隔最小允许距离10cm ，与第一条耦合电容为几乎与总的对地电容一样大。
0T T V V γ=+-0.50.5( 2.5)0.40.4((2.50.6)0.6)0.79T V V V -=--⨯+-=-*pp c =导线面积场氧622(0.110)30/3pp c m aF m pFμμ=⨯⨯=62(0.110)40/8fringe c m aF m pF μμ=⨯⨯⨯=3811wire pp firnge C C C pF pF pF=+=+=6int (0.110)95/9.5er c m aF m pF μμ=⨯⨯=3、RC 的树形网络。
（P111）写出网络的性质，路径电阻的计算，共享电阻的计算性质：（1）电路仅有一个输入节点。
（2）所有电容都在每个节点和地之间。
（3）电路没有任何电阻回路。
路径电阻：源节点S 和电路内任何节点i 之间存在一条惟一电阻路径，用Rii 表示。
上图，源节点s 和节点4之间的路径电阻为R44：共享电阻：Rik 代表的路径电阻为源节点s 至节点k 和节点i 这两条路径的电阻上图所示电路 4、（P136）例5.2 CMOS 反相器的电压传输特性和噪声容限 设计一个通用0.25umCMOS 工艺反相器，PMOS 对NMOS 的比为3.4，其中NMOS 的最小尺寸(W=0.375um ，L=0.25um ，W/L=1.5)，计算VM=1.25处的增益。
解：首先应用公式求得再应用44134R R R R =++41321i i R R R R R =+='()(/2)(1)D M n DSATn M Tn DSATn n M W I V k V V V V V L λ=⨯--⨯+66() 1.5115100.63(1.250.430.63/2)(10.06 1.25)5910D M I V A --=⨯⨯⨯⨯--⨯+⨯=⨯666(/)()(/)1()1 1.5115100.63 1.5 3.43010 1.059100.060.127.5p n DSATn p DSATp n D M n p W L k V k V W L W g I V L λλ---+=--⨯⨯⨯+⨯⨯⨯⨯=-⨯+=-e e e ln(2)R 0.69R R 0.69(/)310.69() 6.0294.5pLH qp L qp LqL p t C C C W L K fF ps ====⨯⨯=由此得到如下5、（P146）例5.5 一个0.25um CMOS 反相器延时利用前面推导公式，计算tpHL 和tpLH根据表3.3，VDD=2.5V 时，可得Reqn=13K ，Reqp=31K ，CL(H →L)=6.1， CL(L →H)=6.0，NMOS 的W/L=1.5，PMOS 的W/L=4.5，代入两个公式可得：6、（P174）对PDN 、PUN 以及综合的们进行详细的分析。