【精品】第5章MOS集成电路的版图设计

MOS集成电路的版图设计根据用途要求确定系统总体方案——〉工艺设计（根据电路特点选择适当的工艺，再按电路中各器件的参数要求,确定满足这些参数的工艺参数、工艺流程和工艺条件）——〉电路设计(根据电路的指标和工作条件，确定电路结构与类型，依据给定的工艺模型，进行计算与模拟仿真,决定电路中各器件的参数（包括电参数、几何参数等）—->版图设计（按电路设计和确定的工艺流程，把电路中有源器件、阻容元件及互连以一定的规则布置在硅片上，绘制出相互套合的版图,以供制作各次光刻掩模版用）——>将GDSII或CIF数据包发给Foundry，生成PG 带，制作掩模版——〉工艺流片-—〉中测，划片封装，终测5。

1MOS集成电路的寄生效应5。

1。

1寄生电阻MOSIC尤其是Si栅MOS电路中，常用的布线一般有金属、重掺杂多晶硅（Poly-Si）、扩散层和难熔金属（W、Ti等）硅化物几种。

由于其特性、电导率的差异，用途也有所不同.随着器件电路尺寸按比例不断缩小，由互连系统产生的延迟已不容忽略，并成为制约IC速度提高的主要因素之一。

1、互连延迟长互连情况下，寄生分布阻容网络可等效如图5—1所示。

其中：r，c-—单位长度的电阻、电容(/m 、F/m ）L ——连线总长度图5-1寄生分布阻容网络等效电路若令：d ——连线厚度；W ——连线宽度；——电阻率ox t -—连线间介质厚度；扩散层=1/（N q )则:W d r ⋅=ρoxox t Wc ⋅=ε（5—1）节点i 的电位V i 响应与时间t 的关系:L r V V V V t V L c ∆⋅---=∂∂⋅∆⋅+-)()(1i i i 1i i (5—2）当L 0，有：22x Vdt dVc r ∂∂=⋅⋅（5-3)近似处理，求解得:]2)1([)()(2+⋅∆⋅⋅=N N L c r V out τ(5—4）若∞→∆=L L N ,则有：2)(2out L c r V ⋅⋅=τ(5—5） 注意：此时，若按集总模型处理:即将整个长连线等效为一总的R 总、C 总,则:2ox ox out )(L c r t W L W d L C R V ⋅⋅=⋅⋅⋅⋅⋅=⋅=ερτ总总（5—6）图5-2集总模型等效电路可见,与分布网络分析情况差1/2的关系，而与实际测试相比，分布模型更为接近.因此，在分析长互连延迟时应采用分布RC 模型.例5-1:已知：采用1m 工艺,n+重掺杂多晶硅互连方块电阻R =15/，多晶硅与衬底间介质（SiO2）的厚度t ox=6000Å.求：互连长度为1mm 时所产生的延迟。

解：采用分布RC 模型，得：)ns (43.0)101(10600010854.89.31521t 2121212310122oxox ox 2ox 2=⨯⨯⨯⨯⨯⨯⋅=⋅⋅⋅=⋅⋅⋅⋅⋅=⋅⋅⋅=--- L R t L W W d L c r εερτ补充材料:图5-3由边际电场效应产生的寄生电容以上分析互连系统的电容时，仅考虑到互连与衬底间的电容，但实际上还有边际电场形成的电容C ff （FringingField ）。

随着尺寸的不断缩小，C ff 往往可与面积电容相比拟，不可忽略不计。

]4]11[21ln [ox ox ox ox ff t d t d d t L C ⋅-⎭⎬⎫⎩⎨⎧++⋅+⋅⋅=πε对于1mCMOS 工艺，单位面积C ff 如下表所示。

表5-1不同连线层与衬底间的C ff由此，可见上例中单位面积的边际电场效应电容为：C ff=0.043⨯2=0。

086f F/μm2而单位面积的平板电容：C 平板=εox/t ox=0。

058f F/μm2C ff 与C 平板已在同一量级，不能忽略，需重新计算： )(08.1)101(10)2043.0058.0(1521)2(212332ns L C C R ff =⨯⨯⨯⨯+⨯⨯=⋅⨯+⋅⋅=-- 平板τ2、导电层的选择选用导电层时应注意:（1)V DD 、V SS 尽可能选用金属导电层,并适当增加连线宽度，只有在连线交叉“过桥”时,才考虑其它导电层。

（2）多晶硅不宜用作长连线,一般也不用于V DD 、V SS 电源布线。

(3）通常应使晶体管等效电阻远大于连线电阻,以避免出现电压的“分压"现象，影响电路正常工作.（4）在信号高速传送和信号需在高阻连线上通过时，尤其要注意寄生电容的影响.扩散层与衬底间电容较大，很难驱动；在某些线路结构中还易引起电荷分享问题，因此，应使扩散连线尽可能短。

5.1。

2寄生电容MOS 电路中，除了由互连系统造成的分布电容之外，还存在许多由于MOSFET 结构特点所决定的寄生电容。

其中：C MOS ——单位面积栅电容=C OX ，是节点电容的主要组成部分5μm 工艺，T OX=1000Å,C OX ≈0。

345f F/μm2 C ff （fF/μm 2) PolySi —Sub 0。

043±0.004 Metal1-Sub 0.044±0。

001Metal2—Sub 0。

035±0.001 Metal3-Sub 0。

033±0.0011μm工艺,T OX=200Å，C OX≈1。

725f F/μm2 C MNT--Al-栅氧-n+区之间的电容（≈C MOS）C M—-Al—场氧—衬底间的电容（≈C MOS/10）C MN—-Al—场氧—n+区之间的电容（≈2~3C M）C pn——D、S与衬底之间的pn结电容（Ns ub↑，C pn↑)C GD对器件工作速度影响较大，可等效为输入端的一个密勒电容：C m=（1+K V)C GD，K V为电压放大系数。

5。

1。

3寄生沟道图5-4寄生沟道形成示意图由图5—4可见，当互连跨过场氧区时，如果互连电位足够高，可能使场区表面反型，形成寄生沟道，使本不应连通的有源区导通，造成工作电流泄漏，使器件电路性能变差，乃至失效.预防措施:（1）增厚场氧厚度t’OX，使V’TF↑,但需要增加场氧时间，对前部工序有影响，并将造成台阶陡峭，不利于布线。

（2）对场区进行同型注入，提高衬底浓度，使V'TF↑。

但注意注入剂量不宜过高,以防止某些寄生电容增大，以及击穿电压的下降。

（3）版图设计时，尽量把可能产生寄生MOS管的扩散区间距拉大，以使W/L↓，r on↑，但这样将使芯片面积↑，集成度↓。

5。

1.4CMOS电路中的闩锁(Latch—up）效应——闩锁效应为CMOS电路所独有，是由于CMOS结构中存在pnpn四层结构所形成的寄生可控硅造成的。

所以nmos或pmos电路中不会出现。

CMOS电路中寄生可控硅结构的形成图5-5CMOS反相器剖面图和寄生可控硅等效电路由图5—5可见，由CMOS四层pnpn结构形成寄生可控硅结构。

（1）正常情况下,n－衬底与p－阱之间的pn结反偏，仅有极小的反向漏电流，T1、T2截止。

（2）当工作条件发生异常,V DD、V SS之间感生较大的衬底电流，在R S上产生较大压降。

当T1管EB 结两端压降达到EB结阈值电压，T1导通,通过R W吸收电流。

当R W上压降足够大，T2导通，从而使V DD、V SS之间形成通路，并保持低阻。

当βnpn⨯βpnp>1，则发生电流放大，T1、T2构成正反馈,形成闩琐，此时，即使外加电压撤除仍将继续保持,V DD、V SS间电流不断增加，最终导致IC烧毁。

（3）诱发寄生可控硅触发的三个因素：T1、T2管的β值乘积大于1,即βnpn⨯βpnp>1.T1、T2管EB结均为正向偏置.电源提供的电流≥维持电流I H.（4）诱发闩琐的外界条件：γ射线瞬间照射,强电场感应，电源电压过冲，跳变电压，环境温度剧变，电源电压突然增大等。

2、防止闩琐的措施A.版图设计和工艺上的防闩锁措施•使T1、T2的β↓↓，→βnpn⨯βpnp«1。

工艺上采取背面掺金，中子辐射电子辐照等降低少子寿命。

•减少R S、R W使其远小于R en、Rep。

•版图中加保护环，伪集电极保护结构，内部区域与外围分割•增多电源、地接触孔的数目,加粗电源线、地线对电源、地接触孔进行合理布局,减小有害的电位梯度。

•输入输出保护•采用重掺杂衬底上的外延层,阱下加p+埋层。

•制备“逆向阱"结构。

•采用深槽隔离技术。

B。

器件外部的保护措施•电源并接稳压管.•低频时加限流电阻（使电源电流<30mA）•尽量减小电流中的电容值。

（一般C〈0。

01μF）3、注意事项:•输入电压不可超过V DD~V SS范围。

•输入信号一定要等V DD~V SS电压稳定后才能加入；关机应先关信号源，再关电源。

•不用的输入端不能悬浮，应按逻辑关系的需要接V DD或V SS5。

2MOS集成电路的工艺设计5。

2.1CMOSIC的主要工艺流程1、Al栅CMOS工艺流程衬底制备（n—Si,〈100>晶向，［Na+]=1010cm—2，ρ=3~6⋅Ωcm)→一次氧化→p-阱光刻MK1→注入氧化→p—阱B离子注入→p-阱B再分布→p+区光刻MK2→B淀积→p+硼再分布→n+区光刻MK3→磷淀积→磷再分布→PSG淀积增密（800±100nm厚的SiO2,2.5％的P2O5）→栅光刻MK4→栅氧化→P管调沟注入光刻MK5→P管调沟硼注入→N管调沟注入光刻MK6→N管调沟磷注入→注入退火→引线孔光刻MK7→蒸发Al（1.2μm)→反刻AlMK8→Al-Si合金化→长钝化层(含2~3%P2O5的PSG,800±100nm）→钝化孔光刻MK9→前工序结束2、多晶硅栅NMOS工艺流程(1）衬底制备典型厚度0.4~0.8mm，φ=75~125mm（3”~5”）NA=1015~1016cm-3ρ=25~2⋅Ωcm（2）预氧化在硅片表面生长一层厚SiO2,以保护表面，阻挡掺杂物进入衬底。

(3）涂光刻胶涂胶，甩胶,（几千转/分钟）,烘干（100℃）→固胶。

（4)通过掩模版MASK 对光刻胶曝光⎩⎨⎧，不被显影掉。

负胶曝光部分聚合硬化影掉。

曝光的部分分解，被显正胶被UV（5）刻有源区。

掩模版掩蔽区域下未被曝光的光刻胶被显影液洗掉；再将下面的SiO2用HF 刻蚀掉,露出硅片表面。

(6）淀积多晶硅除净曝光区残留的光刻胶（丙酮），在整个硅片上生长 一层高质量的SiO2（约1000Å），即栅氧，然后再淀 积多晶硅（1~2μm).（7）刻多晶硅,自对准扩散用多晶硅版刻出多晶硅图形，再用有源区版刻掉 有源区上的氧化层,高温下以n 型杂质对有源区 进行扩散(1000℃左右）。

此时耐高温的多晶硅和 下面的氧化层起掩蔽作用——自对准工艺(8）刻接触孔在硅片上再生长一层SiO2,用接触孔版刻出接触孔。