多位加法器电路图解
EDA1_4位加法器原理图设计
4 位加法器原理图设计一、实验目的1、进一步掌握 Quartus Ⅱ原理图输入设计法。
2、通过4位加法器的设计，掌握原理图输入法中的层次化设计。
二、实验原理图1 半加器原理图图2 1位全加器原理图图3 4 位加法器原理图4 位加法器(如图3)是以 1 位全加器作为基本硬件，由 4 个 1 位全加器串行构成， 1位全加器又可以由两个1位的半加器和一个或门连接而成(如图2)，而1位半加器可以由若干门电路组成（如图1）。
三、实验内容本次实验使用 Altera FPGA 的开发工具 Quartus Ⅱ，利用原理图输入设计方法设计一个 4位加法器。
四、实验步骤1、打开QUARTUS II软件，新建一个工程adder4bit。
2、建完工程之后，再新建一个Block Diagram/Schematic File。
在原理图编辑窗口绘制如图1的半加器原理图。
点击 File ->Save，将已设计好的图文件取名为：h_adder，并存在此目录内。
3、编译。
如果发现有错，排除错误后再次编译。
直到编译通过就可以进行波形仿真了。
4、时序仿真。
建立波形文件，设置波形参量，再保存(注意: QuartusⅡ在波形仿真时，只支持一个与工程名同名的波形文件，所以在对多个文件进行波形仿真时，对波形文件都取工程名进行保存，后缀名为.vwf；若确实想保留多个波形文件，则可以分别命名，想对哪个波形文件进行仿真时，点击Processing->simulationTool，在Simulation input中输入待仿真的波形文件即可，如图4所示) ，最后运行波形仿真。
观察分析波形。
然后将半加器 h_adder 封入库生成半加器元件了,为后续生成 1 位全加器做准备。
图4 仿真结果5、封装入库。
封将仿真调试好的半加器封装入库。
打开 h_adder.bdf文件，在File->Create/update 如图5所示。
图5 元件封装入库6、全加器原理图设计。
加法器
教学内容：
半加器
电路功能 真值表
表达式 逻辑电路
返回
根据真值表及输入、输出的关系列出逻辑表达式如下：
把两个表达式转化为异或关系：
教学内容：
全加器
电路功能 真值表
表达式 逻辑电路
返回
根据逻辑式画出 全加器逻辑图：
全加器也可以用两 个半加器和一个或 门组成（如图）：
教学内容：
多位二进制数加法器
并行相加逐 位进位加法器
半加示意图如下： A +) B C S 进位 进位
1 +) 1 10
教学内容：
半加器
电路功能 真值表
表达式 逻辑电路
返回
半加器真值表：
输 A
0 0 1
入 B
0 1 0
输 S
0 1 1
出 C
0 0 0
1
1
0
1
教学内容：
半加器
电路功能 真值表
表达式 逻辑电路
返回
由半加器真值表，可列出S和C的逻辑表达式：
第二节
半 加 器 全 加 器 多位 二进 制数
加法器
加法器
计算机系统中最基本的运算器就是加法器
1.计算机中各种算术运算均要转化为加法运 算。 2.加法器分为半加器和全加器。
返回
教学内容：
半加器
电路功能 真值表
表达式 逻辑电路
返回
教学内容：
半加器
电路功能 真值表
表达式 逻辑电路
返回
半加器是用来完成两个一位二进制数求和的逻辑电 路。它只考虑本位数的相加，而不考虑低位来的进位数。
返回
练 习 二
返回
分析图组合逻辑电路功能（写出逻辑函数Y的表达式 并化简，列出真值表，说明逻辑功能）。
4位加减法并行运算电路(包括拓展8位)
4位加减法并行运算电路(包括拓展8位)二○一二～二○一三学年第一学期电子信息工程系脉冲数字电路课程设计报告书班级：电子信息工程(DB)1004班课程名称：脉冲数字电路课程设计学时： 1 周学生姓名：学号：指导教师：廖宇峰二○一二年九月一、设计任务及主要技术指标和要求➢ 设计目的1. 掌握加/减法运算电路的设计和调试方法。
2. 学习数据存储单元的设计方法。
3. 熟悉集成电路的使用方法。
➢ 设计的内容及主要技术指标1． 设计4位并行加/减法运算电路。
2． 设计寄存器单元。
3． 设计全加器工作单元。
4． 设计互补器工作单元。
5． 扩展为8位并行加/减法运算电路（选作）。
➢ 设计的要求1． 根据任务，设计整机的逻辑电路，画出详细框图和总原理图。
2． 选用中小规模集成器件（如74LS 系列），实现所选定的电路。
提出器材清单。
3． 检查设计结果，进行必要的仿真模拟。
二、方案论证及整体电路逻辑框图➢ 方案的总体设计步骤一因为参与运算的两个二进制数是由同一条数据总线分时串行传入，而加法运算的时候需要两个数的并行输入。
所以需要两个寄存器分别通过片选信号，依次对两个二进制进行存储，分别在寄存器的D c B A Q Q Q Q 端口将两个4位二进制数变成并行输出； 步骤二 为了便于观察置入两个4位二进制数的数值大小，根据人们的习惯，在寄存器的输出端，利用两个七段译码器将二进制数转化为十进制数； 步骤三通过开关选择加/减运算方式；步骤四若选择加法运算方式，对所置入数送入加法运算电路进行运算；即：9)1001()0110()0011(222==+ 【十进制：963=+】又或：15)1111()0100()1011(222==+ 【十进制：15511=+】步骤五若选择减法运算方式，对所置入数送入减法运算电路进行运算；即：2)0010()0101()0111(222==- 【十进制：257=-】又或：10)1010()1101()0011(222=-=- 【十进制：10133-=-】步骤六为了便于观察最后的计算结果，以及对最后的计算结果的正确性能做出快速的判断，根据人们的习惯，同上，将计算出的结果输入七段译码器进行译码显示。
数字逻辑 第三章 加法器.ppt
四位二进制并行加法器
三、四位二进制并加法器的外部特性和逻辑符号 1．外部特性
图中，A4、A3、A2、A1 ------- 二进制被加数； B4、B3、 B2、B1 ------- 二进制加数； F4、 F3、 F2、 F1 ------相加产生的和数； C0 --------------------来自低位的进位输入； FC4 -------------------向高位的进位输出。
a3b1
+) 乘积 Z5 a3b2 Z4 a2b2 Z3
a2b1
a1b2 Z2
a1b1
Z1
因为： ☆1位二进制数乘法 法则和逻辑“与”运算法 则相同，“积”项aibj(i =1，2，3；j=1，2)可用 两输入与门实现。 ☆对部分积求和可用 并行加法器实现。 所以：该乘法运算电 路可由6个两输入与门和1 b2 个4位二进制并行加法器构 成。逻辑电路图如右图所 示。
四位二进制并行加法器
实现给定功能的逻辑电路图如下图所示。 1) 输入端A4、A3、A2、 A1输入8421码；
2) 而从另一输入端B4、 B3、B2、B1输入二进 制数0011； 3) 进位输入端C0接上“0”；
4) 可从输出端F4、F3、F2、 F1得到与输入8421码对
应的余3码。
四位二进制并行加法器
Z5 Z4 Z3 Z 2 Z1
F4 F3 F2 F 1 FC4 T 693 C0
0
A4 A3 A2 A1
B4 B 3 B2 B1
＆
＆
＆
＆
＆
＆
b1
a3
a2
a1 0 a 3
a2
a1
FA4
F3 C3
FA3
F2
数字电路 加法器
简讲
思考题: 思考题: 利用MSI4位加法器设计实现8 二进制加/减法器. MSI4位加法器设计实现 利用MSI4位加法器设计实现8位二进制加/减法器.
BM
一位加/ 一位加/减法器
08计本(2) 08计本(2
讲解:第二小组
超前计算器
思考题: 思考题: 利用MSI4位加法器设计实现8 二进制加/减法器. MSI4位加法器设计实现 利用MSI4位加法器设计实现8位二进制加/减法器.
M
广东技术师范学院
数字电子技术基础——加法器 数字电子技术基础——加法器
08计本(2) 08计本(2
Bi
0 0 1 1 0 0 1 1
Ci-1
0 1 0 1 0 1 0 1
Si
0 1 1 0 1 0 0 1
Ci
0 0 0 1 0 1 1 1
本位: Si = A i ⊕ Bi ⊕ Ci 1
进位:Ci = A i Bi + (A i ⊕ Bi )Ci 1
08计本(2) 08计本(2 讲解:第二小组
广东技术师范学院
压缩图
当M=0时,表示的是减法器 M=0时
广东技术师范学院
数字电子技术基础——加法器 数字电子技术基础——加法器
08计本(2) 08计本(2
讲解:第二小组
实现8位二进制加/减法器 实现8 二进制加/ ——波形图(加法)
广东技术师范学院
数字电子技术基础——加法器 数字电子技术基础——加法器
计本(2 计本(2)
S4 S3 S2 S1
=1
C4 A4A3A2A1 a4 a3 a2 a1
4位并行加法器
4位并行加法器
图1(a)是一个4位并行加法器的框图。
A3A2A1A0和B3B2B1B0分别为被加数和加数，CI为由低位来的进位，F3F2F1F0为和数，CO为向高位的进位。
图1 4位加法器
例1 试采用4位加法器实现1位余3码到1位8421BCD码的装化。
图2 例1的逻辑图
例2 试用4位加法器构成1位8421BCD码加法器。
图中的修正信号产生电路产生修正信号C。
由加6修正原则，可得
C = CO3 + CF>9，
CO3 是4位加法器产生的进位信号，CF>9 表示和数大于9的情况，CF>9 的卡诺图如图3(a)所示，由此得
CF>9 = F3F2 + F3F1
从而 C = CO3 + F3F2 + F3F1
图3(d)是1位的8321BCD码加法器的逻辑图。
图3 例2逻辑图导出过程
图4是用2个4位加法器模块构成8位加法器的逻辑图。
图4 8位加法器。
用两片4位全加器74LS83和门电路设计一位8421BCD码加法器
用两片4位全加器74LS83和门电路设计一位8421BCD 码加法器
由于一位8421BCD 数A 加一位数B 有0到18这十九种结果。
而且由于显示的关系 当大于9的时候要加六转换才能正常显示，所以设计的时候有如下的真值表：
由前16项有 （1）
3210321032103210321032103231
Y S S S S S S S S S S S S S S S S S S S S S S S S S S S S =+++++=+
(2)由后10项有
1O Y C ==
由（1）（2）有Y =C O +S 3S 2+S 3S 1 理论图如下
由于用与非门比较方便所以我们选用了与非门电路 有以下两种选择：
(1)443424434244342Y=C +S S +S S =C +S S +S S C +S S +S S = 这种方式用一片74LS00和一片74LS10可以实现 (2)443424434244342Y=C +S S +S S =C +S S +S S C S S S S =∙∙
这种方式用两片74LS00可以实现
但是第一种方式简单所以我们选用了第一种方式得到了如下的理论图:
数A 数B
1
≥
实验器材：面包板、导线若干、7段数码管两个、74LS00 一片74LS83、两片74LS10、一片74LS48、电源、镊子、拔线钳、剪线钳等。
步骤： （1） 如图连线。
（由于8421BCD 的译码电路前面的实验已经做好所以可以
直接使用。
）
（2） 接上电源并测试。
（3） 查看是否与数A 加数B 的结果符合。
数A 数
B。
组合逻辑电路(加法器)
Ci m3 m5 Ai Bi ( Ai Bi )Ci 1 Ai Bi
全加器的逻辑图和逻辑符号
Si m1 m2 m4 m7 Ai BiCi 1 Ai BiCi 1 Ai BiCi 1 Ai BiCi 1 Ai ( BiCi 1 BiCi 1 ) Ai ( BiCi 1 BiCi 1 ) Ai ( Bi Ci 1 ) Ai ( Bi Ci 1 ) Ai Bi Ci 1
加法器
半加器和全加器
1、半加器
能对两个1位二进制数进行相加而求得和及进位的逻辑 电路称为半加器.
半加器真值表 Ai Bi 0 1 0 1 Si 0 1 1 0 Ci 0 0 0 1
本位 的和 向高 位的 进位
Ai Bi
=1
Si Ci
加数
0 0 1 1
&
半加器电路图 Ai Bi ∑
CO
Si Ci
Si Ai Bi Ai Bi Ai Bi Ci Ai Bi
0
0
1
1
被加数/被减数
加数/减数
加减控制
BCD码+0011=余3码
C0-1＝0时，B0=B，电路 执行A+B运算；当C0-1＝1 时，B1=B，电路执行A －B=A+B运算。
3、二-十进制加法器
修正条件 C C3 S3S2 S3S1
8421 BCD 输出 S3 ' S2 ' S1 ' S0' 4 位二进制加法器 C0-1 A1 A0 B3 B2 B1 B0
4位超前进位加 法器递推公式
S 2 P2 C1 1G0 P 2P 1P 0C0 1 C2 G2 P2C1 G2 P2G1 P2 P S3 P3 C2 1G0 P 3P 2P 1P 0C0 1 C3 G3 P3C2 G3 P3G2 P3 P2G1 P3 P2 P
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多位加法器电路图解
前面讲过，半加器实现两个1位二进制数相加时不考虑低位的进位，输出变量只有两个（加数和被加数），而全加器实现两个1位二进制数相加时则考虑低位的进位，输入变量有3个（加数、被加数和低位的进位）。
多位二进制数相加的特点是：最低位时两个数最低位的相加，不需考虑进位。
其余各位都是3个数相加，包括加数、被加数和低位送来的进位。
任何位相加都产生本位和与向高位的进位两个结果。
因此要进行多位二进制数相加，最简洁的方法是将多个1位加法器进行级联，称为串行进位加法器。
图1与图2所示都是4位串行进位加法器。
图1所示电路中最低位都是半加器，其余各位是全加器，图2所示电路中都是全加器，最低位全加器的CI端接0。
从图中可见，两个4位相加数A3A2A1A0和B3B2B1B0的各位同时送到相应全加器的输入端，进位数串行传送，相加的结果是CO，S3S2S1S0。
1位加法器的个数等于相加数的位数。
图1 4位加法器电路(最低位是半加器)图2 4位加法器电路(最低位是全加器) 串行进位加法器的优点是电路比较简洁，缺点是速度比较慢。
由于进位信号是串行传递，最终一位的进位输出CO3要经过4位全加器传递之后才能形成。
假如进位增加，传输延迟时间将更长，工作速度更慢。
为了提高速度，人们又设计了一种多位数快速进位（又称超前进位）
的加法器。
所谓快速进位，是指加法运算过程中，各级进位信号同时送到各位全加器的进位输入端。
现在的集成加法器大多采纳这种方法。
74LS283是一种典型的快速进位的集成4位二进制加法器。
图3所示为74LS283加法器的图形符号。
图3 74LS283型4位加法器的图形符号一片74LS283只能进行4位二进制数的加法运算，将多片74LS283进行级联，就可扩展加法运算的位数。
用2片74LS283组成的8位二进制数加法电路如图4所示。
图4 8位二进制数加法器电路。