latch up标准
LATCHUP测试分析
LATCH UP测试LATCH UP测试。
但是，以前我没做过类似的工作，因为以前的公司的芯片LATCH UF W试都是找宜硕这样的公司进行测试。
LATCH UR M试主要分为VSUPPLY OVER VOLTAGE TEST I TEST o I test 又分为PIT( POSITIVE I TEST) 和NIT(NEGATIVE I TEST)。
不过我们公司还增加了PVT(positive voltage test )和NVT( negative voltage test )。
在JESD78D规范(这个可以从JEDEC网站上下到)上提到latch up的测试流程。
首先待测试的IC需要经过ATE测试，保证功能是正常的。
然后首先进行I-TEST，如果I-TEST FAIL,那这颗芯片就没PASS如果通过了I-TEST，然后再进行OVER VOLTAGE TES如果此时IC FAIL，那么这颗芯片就没有通过LATCH UP TEST这些通过I-TEST和OVER VOLTAGE TES芯片还要再进行ATE测试来确认芯片的功能是否正常。
但是好多公司最后的ATE测试都省了。
VSUPPLY OVER VOLTAGE TE主要是对芯片的电源引脚进行过压测试，如果芯片有多个电源引脚，每个电源引脚都要进行测试。
测试条件：一般是对电压引脚进行一个 1.5X MAX VSUPPLY勺TRIGGER S试，1)其他引脚接LOGIC HIGH, 2)其他引脚接LOGIC LO W这两种情况都要进行测试。
PIT测试是对除电源和地外的其他I/O引脚进行测试。
电源接VCC 1)所有引脚接LOGICHIGH,然后给待测试弓I脚来一个POSITIVE TRIGGER CURRENT PULS)所有弓I脚接LOGIC LOW然后给待测试弓I脚来一个POSITIVE TRIGGER CURRENT PULSENIT 测试是对除电源和地外的其他I/O 引脚进行测试。
ESD与latchup测试介绍
1、ESD模型分类 2、HBM和MM测试方法标准 3、 CDM模型和测试方法标准 4、拴锁测试 5、 I-V测试 6、标准介绍
1、ESD模型分类
因ESD产生的原因及其对集成电路放电的方式不同， 经过统计，ESD放电模型分下列四类:
(1) 人体放电模式 (Human-Body Model, HBM) (2) 机器放电模式 (Machine Model, MM) (3) 组件充电模式 (Charged-Device Model, CDM) (4) 电场感应模式 (Field-Induced Model, FIM) 另外还有两个测试模型： (5)对于系统级产品测试的IEC电子枪空气放电模式 (6)对于研究设计用的TLP模型
人体放电模式 (Human-Body Model, HBM)
人体放电模式(HBM)的ESD是指因人体在地上走动磨擦或其它因素在人体上 已累积了静电，当此人去碰触到IC时，人体上的静电便会经由IC的脚(pin)而 进入IC内，再经由IC放电到地去，如图2.1-1(a)所示。此放电的过程会在短 到几百毫微秒(ns)的时 间内产生数安培的瞬间放电电流，此电流会把IC内的 组件 给烧毁。 不同HBM静电电压相对产生的瞬间放电电流与时间的关系 显 示于图2.1-1(b)。对一般商用IC的2-KV ESD放电电压而言，其瞬间放电电流 的尖峰值大约是1.33 安培。
有关FIM的放电模式早在双载子(bipolar)晶体管时代 就已被发现，现今已有工业测试标准。
国际电子工业标准(EIA/JEDEC STANDARD) 中亦 有此电场感应模式订定测试规范 (JESD22-C101) 。
HBM, MM与CDM模型参数比较
2KV HBM, 200V MM, 与1KV CDM的放电电流比较，其中1KV CDM的放电电流 在不到1ns的时间内，便已冲到约15安培的尖峰值，但其放电的总时段约在10ns的 时间内便结束。此种放电现象更易造成集成电路的损伤。
latch-up闩锁效应
• Latch up 的定义 • Latch up 的原理分析 • 产生 Latch up 的具体原因 • 防止 Latch up 的方法
Latch up 的定义
Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔 发生在内部电路
Latch up 是指cmos晶片中, 在电源power VDD和地线 GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互 影响而产生的一低阻抗通路, 它的存在会使VDD和 GND之间产生大电流
BJT到低阻基体上的通路 • 使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并
接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止 栽子到达BJT的基极。如果可能，可再增加两圈ring。 • Substrate contact和well contact应尽量靠近source,以降低Rwell和 Rsub的阻值。 • 使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在 pmos 和nmos之间以降低引发SCR的可能 • 除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈 guard ring。 • I/O处尽量不使用pmos(nwell)
• Emitter-Base齐纳管有100~300欧姆的 内阻， NSD/P-epi和PSD/N-well齐纳 管的内阻则更大，这些内阻大大提高 了齐纳管的耐压性，同时也会使PAD 上出现高于理论值几十伏的电压，这 种特点大大限制了齐纳箝位保护电路 的应用。
PAD
D1
NMoat
Metal connecting to pad
Poly resistor
latch up 原理 -回复
latch up 原理-回复latch up 原理，是指在集成电路中由于不恰当的设计或操作而导致的一个临时的、不可逆转的电气现象。
当发生latch up时，集成电路往往会损坏甚至失效。
因此，了解latch up原理对于集成电路的设计和安全非常重要。
本文将逐步解析latch up原理，帮助读者深入了解这一现象。
首先，我们需要了解latch up的定义。
latch up是指在CMOS集成电路中，当正负输入端的电压超过一个特定的阈值时，导致PNPN结构内部失去控制，集成电路形成一个自维持的失控状态。
这个状态将持续下去，直到外部干扰因素消除或集成电路损坏。
那么，为什么会发生latch up呢？这是因为CMOS集成电路中的PNP 和NPN结构之间的正反馈效应。
当PNP结构的发射极上的电流增加时，会导致NPN结构的基极电流增加，反之亦然。
这种相互关联的正反馈效应可以引起latch up。
接下来，我们来看latch up发生的条件。
latch up需要满足以下两个条件：1. 存在一个PNPN结构，即CMOS集成电路中的PNP和NPN结构。
2. 正反馈效应，即PNP结构上的电流增加会导致NPN结构上的电流增加，反之亦然。
那么，如何避免latch up呢？以下是几个避免latch up的方法：1. 使用良好的电源设计。
电源抗扰度越高，latch up的可能性越小。
例如，可以添加阻抗较高的滤波电容和电感来降低电源的功率噪声。
2. 正确选择工艺和材料。
合理选择工艺和材料，可以减少PNP和NPN 结构之间的正反馈效应。
例如，使用低掺杂的基底可以减小PNPN结构的电流增益。
3. 使用良好的布局设计。
合理规划电路布局，减少PNP和NPN结构之间的相互影响。
例如，将PNP和NPN结构放置在尽可能远的位置，或者采用屏蔽层隔离电路。
4. 使用保护设计。
添加保护电路，当电路出现latch up时能够及时切断电源，以防止电路损坏。
例如，可以添加过电流保护电路或过压保护电路。
latch up测试标准
latch up测试标准Latch up是指集成电路中的一种失效现象，当一个晶体管或器件被误用时，或由于外界干扰等原因导致，会出现电流过大的现象，从而导致电路失效或损坏。
Latch up测试是为了验证电路的稳定性和可靠性，以确保电路能够正常工作并长期稳定运行。
Latch up是一种瞬态故障，通常发生在集成电路中存在PNPN结构的电路，例如CMOS电路或双极性晶体管。
这种结构使得电路在特定条件下会形成一个自反馈回路，导致电流大幅度增加，进而导致电路失效。
Latch up测试通常包括以下步骤：1.设计电路：首先，在设计电路时需要充分考虑到避免触发Latch up现象的条件。
例如，采用合适的工艺参数和结构设计，选择适当的尺寸和电流容限，并避免形成PNPN结构的电路。
2.模拟仿真：使用电路仿真软件进行模拟分析，验证设计电路的稳定性和可靠性。
通过模拟仿真，可以观察电路在边界条件下是否可能出现Latch up现象。
3.制造过程控制：在芯片制造过程中，需要严格控制工艺参数和制造流程，以确保电路的稳定性。
例如，控制晶体管制造的掺杂浓度、尺寸和位置，避免PNPN结构的形成。
4.电流注入测试：进行电流注入测试是验证电路是否存在Latchup现象的重要步骤。
通常，将高电压施加到电路的输入、输出端口，然后测量电路中的电流变化。
如果电流显著增加，就说明电路存在Latch up现象。
5.温度测试：温度是影响电路稳定性的重要因素，因此进行温度测试可以验证电路在不同温度条件下的工作情况。
在温度测试中，可以观察电路在不同温度下的电流变化和稳定性。
6.电压应力测试：电压应力测试是在电路上施加不同的电压，并监测电流的变化。
通过电压应力测试，可以验证电路在不同电压条件下的稳定性和可靠性。
7.压耐测试：压耐测试是对电路进行高电压的耐受能力测试。
在压耐测试中，会施加高于设计电压的电压，并观察电路的稳定性和可靠性。
如果电路能够正常工作且没有失效，说明电路具有良好的压耐性能。
ESD与latchup测试介绍解读
HBM测试方法及标准 1.ANSI-STM5.1-2001 JESD22-A114D -2005 AEC-Q100-002D -2003 2.该标准用于明确HBM模式下的ESD电压敏感度的 测试、评价以及分级过程 3.整个测试过程繁琐，尤其对仪器及脉冲波形的校 验工作，但非常必要 4. ESD测试中，器件不在工作状态
FIM模式的静电放电发生是因电场感应而起的。当 IC因输送带或其它因素而经过一电场时，其相对 极性的电荷可能会自一些IC脚而排放掉，等IC通 过电场之后，IC本身便累积了静电荷，此静电荷 会以类似CDM的模式放电出来。
有关FIM的放电模式早在双载子(bipolar)晶体管时代 就已被发现，现今已有工业测试标准。 国际电子工业标准(EIA/JEDEC STANDARD) 中亦 有此电场感应模式订定测试规范 (JESD22-C101) 。
ESD模型及有关测试
1、ESD模型分类 2、HBM和MM测试方法标准 3、 CDM模型和测试方法标准 4、拴锁测试 5、 I-V测试 6、标准介绍
1、ESD模型分类
因ESD产生的原因及其对集成电路放电的方式不同， 经过统计，ESD放电模型分下列四类: (1) 人体放电模式 (Human-Body Model, HBM) (2) 机器放电模式 (Machine Model, MM) (3) 组件充电模式 (Charged-Device Model, CDM) (4) 电场感应模式 (Field-Induced Model, FIM) 另外还有两个测试模型： (5)对于系统级产品测试的IEC电子枪空气放电模式 (6)对于研究设计用的TLP模型
HBM/MM测量方法
如果每次调升的ESD测试电压调幅太小，则测试到IC脚损坏要 经过多次的ESD放电，增长测试时间; 若每次调升的ESD测试电 压太大，则难以较精确测出该IC脚的ESD耐压能力。 规定： 正负极性均要测试 从低压测到高压，起始电压为70%的平均ESD failure threshold (VESD) 步进当小于1000V时步进50V(100V)，大于1000V时步进 100V(250V, 500V) 可以是一个管脚步进测量或者所有管脚扫描测量
ESD,Latch-up测试 介绍
*ESDA DS5.3.2 (草案) 美國靜電協會
2. 非插座式器件充電模型 CDM (Non-Socketed CDM)
*ESDA STM5.3.1美國靜電協會 *JEDEC EIA/JESD22-C101-B
電子工業協會
*AEC-Q100-011-REV-A 汽車電子協會
ESD的一般要求 *HBM: >=2kV (軍標亦要求>2kV) *MM: >=200V *CDM: >=700V~1000V
ESD Design Window
Pin Combination in HBM/MM ESD Testing
判定等级
受ESD影响现像
A
测试过程功能完全正常,不受影响
B
功能暂时性受影响,但可自动回复
C
功能受ESD影响出现异常, 须人为重置或重开机排除.
D
重开机功能也不能回复, 已损坏.
IEC 61000-4-2 ESD测试判定等级
结果 合格 合格 不合格 不合格
ESD/Latch-Up 2. IC ESD Test
ESD/Latch-Up
1. 电子产品ESD测试介绍
* 整机产品ESD Test (System ESD Test)
a). Contact Discharge b). Air Discharge
* IC ESD Test
a). HBM-Human Body Model b). MM-Machine Model c). CDM-Charged Device Model
電子工業協會
*AEC-Q100-002-REV-C 汽車電子協會
latch up考核标准
latchup考核标准一、考核目的LATCHUP考核旨在评估员工在工作中对LatchUp知识的掌握程度和应用能力，以确保员工能够胜任相关岗位的工作，提高工作效率和质量。
二、考核范围tchUp基础知识：包括LatchUp定义、基本原理、特点等。
tchUp应用技能：包括LatchUp在电路设计、调试、测试等方面的应用技能。
3.实际案例分析：根据实际工作场景，对LatchUp应用案例进行分析和解决。
三、考核标准1.知识掌握程度：a.正确回答LatchUp基础知识试题的比例；b.能够运用LatchUp基础知识进行电路设计，说明其原理和应用；c.能够运用LatchUp基础知识解决实际工作中的问题，提供合理有效的解决方案。
2.技能应用能力：a.完成LatchUp电路调试的时间和成功率；b.能够在团队中有效协作，与其他成员共同完成LatchUp电路的设计和调试；c.能够根据实际需求，选择合适的LatchUp技术进行电路设计。
3.案例分析能力：a.对实际工作场景中的LatchUp应用案例分析的准确性和全面性；b.能够提出有效的解决方案，并得到实际验证；c.能够总结经验教训，为今后的工作提供参考。
四、考核方式1.笔试：通过试卷形式，测试员工对LatchUp基础知识和技能的掌握程度。
2.实践操作：员工在实际工作中应用LatchUp技术进行电路设计、调试和测试，展示技能应用能力。
3.案例分析：员工对实际工作场景中的LatchUp应用案例进行分析和解决，展示案例分析能力。
五、考核周期和评分标准1.考核周期：每季度进行一次LATCHUP考核，以确保员工能够及时了解自己的不足之处并加以改进。
2.评分标准：根据考核结果，员工将获得相应的分数和评级。
分数越高，评级越高，说明员工在LATCHUP方面的表现越好。
具体的评分标准如下：a.优秀（90分以上）：表现出色，能够熟练运用LatchUp技术进行电路设计、调试和测试，同时具备较强的案例分析能力；b.良好（80-89分）：表现良好，具备一定的LatchUp技能应用能力和案例分析能力，但仍需继续提高；c.一般（70-79分）：需要加强学习，具备一定的LatchUp基础知识，能够完成基本的电路设计和调试任务；d.待提高（70分以下）：需要加强学习和实践，尽快掌握LatchUp技术。
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latch up标准
Latch-up是一个电路问题，可能会导致芯片失效，因此在芯片的可靠性测试中是一个很重要的问题。
带有负反馈的集成电路在不适当的使用下可能引起电路中的正反馈回路，
使其失去控制，这种情况称为Latch-up。
Latch-up出现在芯片设计不合理或者工艺制备工艺不合理的情况下，Latch-up会导致芯片销毁。
因此，研究Latch-up现象并提高集成电
路的可靠性，是集成电路工业和学术界都十分关注的问题。
Latch-up的现象和成因
Latch-up的发生表现为电路的电压和电流异常增大，导致芯片工作不正常，性能下降，甚至烧毁芯片。
Latch-up的形成主要是由于CMOS工艺兼容性等方面的原因，导致PNP及NPN晶体管集成电路中的短路问题。
CMOS技术在很大程度上取代了传统的NMOS技术，CMOS电路中经常使用P-型场效应晶体管，使得Latch-up问题变得更加复杂。
CMOS集成电路中，源漏极之间有一个隔离电阻，若该电阻失效或范围不够大，定向之间的反馈回路就会让某一个晶体管变成双极晶体管，当该点电流过大时就会导致芯片失效。
还有一些因素也能触发Latch-up现象，如操作温度、操作电源电压的大小、进入和退出Latch-up的时间等等，这些因素都有可能导致Latch-up的发生。
测试方法与标准
Latch-up研究需要精细的实验手段和测试方法。
为了保证实验可重复性，需要遵循ISO 7637、IEC 61000-4-2等标准在电路板中注入不同强度的电源干扰，然后测试芯片的响应情况。
使用器件特征活检，必须采用复杂的特性打印和曲线分析技术进行测试，以识别
和量化特定器件的Latch-up行为。
国家实验室的研究人员利用美国无分类信息法最高机密产生的独特电信号，对各种电
路进行了Latch-up分析测试。
在这个过程中，研究人员考虑了多种因素，例如工艺、设计、芯片面积和材料。
在实验结果中，他们观察到Latch-up电流可以达到几个安培特级，芯
片温度可能会上升到数百摄氏度。
总的来说，Latch-up的测试方法和标准已经越来越完善，并且能够提供很高的可靠性和准确性。
芯片设计工程师可以依据这些标准来制定相应的设计规范，以提高芯片的可靠性，从而更好地满足客户的需求。
Latch-up现象的影响通常是致命性的，因此工程师需要采取措施来预防问题的发生。
一些有效的方法包括：
（1）优化芯片设计中PNP结区的结构和布局，以减小PNP晶体管的基极容量;这样可
以延缓Latch-up的发生。
（2）利用特殊的工艺技术，将耦合电容加大，减小集体区中的势垒容量，从而减小PNP晶体管的感应负载。
（3）在CMOS电路中引入隔离电阻，限制电路的电流和功率，从而避免晶体管进入Latch-up状态。
（4）合理布局，使集成电路中机械力学和电路的电磁互干扰最小化，避免把耦合电容的耦合效应造成恶性的反馈回路。
（5）采取测试实验室内的金属屏蔽措施，避免来自外部的电磁干扰，从而减少芯片被Latch-up带来的不利影响。
总之，Latch-up是一个非常严重的问题，与芯片的设计和制造密切相关，需要在芯片的研发过程中进行预防和测试。
通过应用测试方法和最新的技术，可以保证芯片的可靠性和生存能力，满足不断变化的电子市场需求。