12课题二--译码器的逻辑功能测试及应用

触发器逻辑功能测试及应用

实验六触发器逻辑功能测试及应用 一、实验目的: 1、掌握基本RS、JK、D、T与T′触发器的逻辑功能; 2、学会验证集成触发器的逻辑功能及使用方法; 3、熟悉触发器之间相互转换的方法。 二、实验原理: 触发器:根据触发器的逻辑功能的不同,又可分为: 三、实验仪器与器件: 实验仪器设备:D2H+型数字电路实验箱。 集成块:74LS112 74LS74 74LS04 74LS08 74LS02 74LS86 四、实验内容与步骤: 1、基本RS触发器逻辑功能的测试: CP J K S-D R-D 下降沿0 0 1 1 0 0 下降沿0 1 1 1 0 0 下降沿 1 0 1 1 0 1 下降沿 1 1 1 1 1 0 3、D触发器逻辑功能测试: D CP S-D R-D Q X X 0 1 0 X X 1 0 1 (2)D触发器逻辑功能测试: CP J K D S D R Q ×××0 1 0 ××× 1 0 1

D CP S-D R-D 0 上升沿 1 1 1 0 1 上升沿 1 1 0 1 4、不同类型时钟触发器间的转换: JK转换为D触发器: J D K D Q D DQ Q Q D D Q Q K Q J Q n n n n n n n n = = + = + = = + = + + ; ) ( 1 1 D转换为JK 触发器: n n n n n n Q J Q K D D Q Q K Q J Q = = = + = + + 1 1 JK转换为T触发器: K J T Q T Q T Q n n n = = + = +1 T转换为JK触发器: JK转换为RS触发器:RS转换为JK触发器: 五、实验体会与要求: 1、根据实验结果,写出各个触发器的真值表。 2、试比较各个触发器有何不同？ 3、写出不同类型时钟触发器间的转换过程。 1

基本逻辑门逻辑功能测试及应用

实验一 基本逻辑门逻辑功能测试及应用 一、实验目的 1、掌握基本逻辑门的功能及验证方法。 2、学习TTL 基本门电路的实际应用。 3、掌握逻辑门多余输入端的处理方法。 二、实验原理 数字电路中，最基本的逻辑门可归结为与门、或门和非门。实际应用时，它们可以独立使用，但用的更多的是经过逻辑组合组成的复合门电路。目前广泛使用的门电路有TTL 门电路。TTL 门电路是数字集成电路中应用最广泛的，由于其输入端和输出端的结构形式都采用了半导体三极管，所以一般称它为晶体管-晶体管逻辑电路，或称为TTL 电路。这种电路的电源电压为+5V ，高电平典型值为3.6V （≥2.4V 合格）；低电平典型值为0.3V （≤0.45合格）。常见的复合门有与非门、或非门、与或非门和异或门。 有时门电路的输入端多余无用，因为对TTL 电路来说，悬空相当于“1”，所以对不同的逻辑门，其多余输入端处理方法不同。 1. TTL 与门、与非门的多余输入端的处理 如图1.1为四输入端与非门，若只需用两个输入端A 和B ，那么另两个多余输入端的处理方法是： 并联 悬空 通过电阻接高电平 图1.1 TTL 与门、与非门多余输入端的处理 并联、悬空或通过电阻接高电平使用，这是TTL 型与门、与非门的特定要求，但要在使用中考虑到，并联使用时，增加了门的输入电容，对前级增加容性负载和增加输出电流，使该门的抗干扰能力下降；悬空使用，逻辑上可视为“1”，但该门的输入端输入阻抗高，易受外界干扰；相比之下，多余输入端通过串接限流电阻接高电平的方法较好。 2. TTL 或门、或非门的多余输入端的处理 如图1.2为四输入端或非门，若只需用两个输入端A 和B ，那么另两个多余输入端的处理方法是：并联、接低电平或接地。 并联 接低电平或接地 图1.2 TTL 或门、或非门多余输入端的处理 Y Y A Y Y Y

计数器的设计实验报告

计数器的设计实验报告 篇一：计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是

CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－ 9－1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数

器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－ 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位

实验三74ls139译码器实验

实验三 译码器实验 一、实验目的 1、掌握中规模集成电路译码器的工作原理及逻辑功能。 2、学习译码器的灵活应用。 二、实验设备 1、SAC-DS4数字逻辑电路实验箱 1个 2、74LS138 3-8线译码器 2片 3、74LS20 双四输入与非门 1片 三、实验内容与步骤 （一）测试74LS139的逻辑功能。 图1 74LS139集成电路引脚图 实验步骤： 1）． 接线：按图1的引脚接线,测试单个2—4译码器的功能（只接74LS139芯片中的一个译码器）， 1B 、1A 、1E 输入端接逻辑电平信号，1Y 0、1Y 1 、1Y 2 、1Y 3输出端接指示灯。 ２）．测试：当E=1时，看四个输出信号的逻辑电平是否全“1”。当E=0时，2—4译码器进入正常 工作状态，给1B 、1A 选择信号端加不同组合逻辑电平，观察输出端1Y 0、1Y 1 、1Y 2 、1Y 3所接指示灯的变化，灯亮表示“1”电平，不亮表示“0”电平，请将观测的最后结果记录如下表。 表1 2 —4译码器逻辑功能表 输 入 输 出 E B A Y 0 Y 1 Y 2 Y 3 输出逻辑关系式 1 Χ Χ 0 0 0 0 0 1 0 1 0 0 1 1 3)．利用74LS139译码器实现“同或”门电路 Y ＝30 Y Y ?＝30Y Y +＝B A B A ?+?＝A ⊙B 如下图2所示连接电路，将实验结果填入表中，验证其逻辑关系。是否符合“同或”逻辑门电路的逻辑关系。 图2 用74LS139译码器实现“同或”逻辑门电路接线图和真值 Y o Y 174LS139 Y 2 Y 3 & V cc E A B G Y

实验一基本门电路的逻辑功能测试

实验一基本门电路的逻辑功能测试 一、实验目的 1、测试与门、或门、非门、与非门、或非门与异或门的逻辑功能。 2、了解测试的方法与测试的原理。 二、实验原理 实验中用到的基本门电路的符号为： 在要测试芯片的输入端用逻辑电平输出单元输入高低电平，然后使用逻辑电平显示单元显示其逻辑功能。 三、实验设备与器件 1、数字逻辑电路实验箱。 2、数字逻辑电路实验箱扩展板。 3、相应74LS系列芯片若干。 四、实验内容 测试TTL门电路的逻辑功能： a）测试74LS08（与门）的逻辑功能。 b）测试74LS32（或门）的逻辑功能。 c）测试74LS04（非门）的逻辑功能。 d）测试74LS00（与非门）的逻辑功能。 e）测试74LS02（或非门）的逻辑功能。 f）测试74LS86（异或门）的逻辑功能。 五、实验步骤 1、按照芯片的管脚分布图接线（注意高低电平的输入和高低电平的显示）。 2、测试各个芯片的逻辑功能 六、实验报告要求 1.画好各门电路的真值表表格，将实验结果填写到表中。 2.根据实验结果，写出各逻辑门的逻辑表达式，并判断逻辑门的好坏。

实验二编码器及其应用 一、实验目的 1.掌握一种门电路组成编码器的方法。 2.掌握8 -3线优先编码器74LS148，10 -4线优先编码器74LS147的功能。 二、实验原理 1、8-3线优先编码器74LS148 编码器74LS148的作用是将输入I0～I78个状态分别编成二进制码输出，它的功能表见表6-2，它的逻辑图见图6-2。它有8个输入端，3个二进制码输出端，输入使能端EI，输出使能端 3、10-4线优先编码器74LS147

数电实验触发器及其应用

数电实验触发器及其应用 数字电子技术实验报告 实验三: 触发器及其应用 一、实验目的: 1、熟悉基本RS触发器，D触发器的功能测试。 2、了解触发器的两种触发方式（脉冲电平触发和脉冲边沿触发）及触发特点 3、熟悉触发器的实际应用。 二、实验设备: 1 、数字电路实验箱; 2、数字双综示波器; 3、指示灯; 4、74LS00、74LS74。 三、实验原理: 1、触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序 电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“ 1 ”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路（主要是“与非门” ）组成的触发器。 按其功能可分为有RS触发器、JK触发器、D触发器、T功能等触发器。触发方式有电平触发和边沿触发两种。 2、基本RS触发器是最基本的触发器，可由两个与非门交叉耦合构成。 基本RS触发器具有置“ 0”、置“ 1”和“保持”三种功能。基本RS触发器

也可以用二个“或非门”组成，此时为高电平触发有效。 3、D触发器在CP的前沿发生翻转，触发器的次态取决于CP脉冲上升沿n+1来到之前D端的状态，即Q = D。因此，它具有置“ 0”和“T两种功能。由于在CP=1期间电路具有阻塞作用，在CP=1期间，D端数据结构变RS化，不会影响触发器的输出状态。和分别是置“ 0”端和置“ 1” DD 端，不需要强迫置“ 0”和置“ 1”时，都应是高电平。74LS74(CC4013, 74LS74(CC4042均为上升沿触发器。以下为74LS74的引脚图和逻辑图。 馬LD 1CP 1云IQ LQ GM) 四、实验原理图和实验结果： 设计实验： 1、一个水塔液位显示控制示意图，虚线表示水位。传感器A、B被水浸沿时

实验一门电路逻辑功能及测试

实验一门电路逻辑功能及测试1.1 实验目的 1. 熟悉门电路的逻辑功能、逻辑表达式、逻辑符号、等效逻辑图。 2. 掌握数字电路实验箱及示波器的使用方法。 3、学会检测基本门电路的方法。 1.2 预习内容 1. 预习门电路相应的逻辑表达式。 2. 熟悉所用集成电路的引脚排列及用途。 1.3 实验仪器设备及器件 1. 仪器设备：双踪示波器、数字万用表、数字电路实验箱 2. 器件： 74LS00 二输入端四与非门2片 74LS20 四输入端双与非门1片 74LS86 二输入端四异或门1片 图1.1 门电路逻辑功能及测试中用到的芯片管角示意图

1.4 实验原理和内容及步骤 实验前按数字电路实验箱使用说明书先检查电源是否正常，然后选择实验用的集成块芯片插入实验箱中对应的IC座，按自己设计的实验接线图接好连线。注意集成块芯片不能插反。线接好后经实验指导教师检查无误方可通电实验。实验中改动接线须先断开电源，接好线后再通电实验。 1.与非门电路逻辑功能的测试 （1）选用双四输入与非门74LS20一片，插入数字电路实验箱中对应的IC座，按图1.2接 线、输入端1、2、4、5、分别接到K1~K 4 的逻辑开关输出插口，输出端接电平显示发光二极管D1~D4任意一个。 图1.2 与非门电路连线示意图 （2）将逻辑开关按表1.1的状态，分别测输出电压及逻辑状态。 表1.1 与非门电路逻辑功能测试表 输入输出 1(k1) 2(k2) 4(k3) 5(k4) Y 电压值（V） H H H H L H H H L L H H L L L H L L L L

2. 异或门逻辑功能的测试 （1）选二输入四异或门电路74LS86，按图1.3接线，输入端1、2、4、5接逻辑开关(K1~K4)， 输出端A、B、Y接电平显示发光二极管。 图 1.3 异或门电路连线示意图 （2）将逻辑开关按表1.2的状态，将结果填入表1.2中。 表1.2 异或门逻辑功能测试表 输入输出 1(K1) 2(K2) 4(K3) 5(K4) A B Y 电压（V） L H H H H L L L H H H H L L L H H L L L L L H H 3. 逻辑电路的逻辑关系测试 （1）用74LS00，按图1.4和1.5接线，将输入输出逻辑关系分别填入表1.3和表1.4中。

实验三 3-8译码器的功能测试及仿真

实验三3-8译码器功能测试及仿真 一、实验目的 1、掌握中规模集成3-8译码器的逻辑功能和使用方法。 2、进一步掌握VHDL语言的设计。 二、预习要求 复习有关译码器的原理。 三、实验仪器和设备 1．数字电子技术实验台1台 2．数字万用表1块 3．导线若干 4.MUX PLUSII软件 5.74LS138集成块若干 四、实验原理 译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。 译码器分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。 1．变量译码器（又称二进制译码器） 用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。而每一个输出所代表的函数对应于n个输入变量的最小项。 以3线－8线译码器74LS138为例进行分析，下图(a)、(b)分别为其逻辑图及引脚排列。其中 A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S为使能端。下表为74LS138功能表，当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其它所有输出端均无信号（全为1）输出。当S1＝0，2S＋3S＝X时，或 S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。

3－8线译码器74LS138逻辑图及引脚排列图 74LS138功能表 输入输出 S12S+3S A2A1A00Y1Y2Y3Y4Y5Y6Y7Y 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 ×××× 1 1 1 1 1 1 1 1 × 1 ××× 1 1 1 1 1 1 1 1 二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输 入数据信息，器件就成为一个数据分配器(又称多路分配器)，如图3－2所示。若在S1输入 端输入数据信息，2S＝3S＝0，地址码所对应的输出是S1数据信息的反码；若从2S端输入 数据信息，令S1＝1、3S＝0，地址码所对应的输出就是2S端数据信息的原码。若数据信息是时 钟脉冲，则数据分配器便成为时钟脉冲分配器。 根据输入地址的不同组合译出唯一地址，故可用作地址译码器。接成多路分配器，可

实验四 计数器逻辑功能测试及其应用

实验四计数器逻辑功能测试及其应用 一、实验目的 1．学习用集成触发器构成计数器的方法。 2．掌握中规模集成计数器的使用及功能测试方法。 3．运用集成计数计构成1/N分频器。 二、预习要求 1．阅读课本中关于异步计数器的介绍，了解异步计数器的基本分析方法。 2．掌握74LS160工作原理及其结合门电路构成任意进制计数器的方法，并分析所给实验电路原理。 3．按实验内容要求，设计相应的实验记录表格。 三、实验内容与要求 （一）基础性实验 1．用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。 1) 按图4-1接线，将低位CP0端接单次脉冲源，输出端Q3、Q2、Q1、Q0 接逻辑电平显示插口。 图4-1四位二进制异步加法计数器 R=0然后恢复为1)，逐个送入单次脉冲，观察并列表记录Q3～Q0 2) 清零后(先令D 状态。 3) 将单次脉冲改为1H Z的连续脉冲，观察Q3～Q0的状态。 4) 将图4-1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容2)，3)进行实验，观察并列表记录Q3～Q0的状态。 2．测试74LS160同步十进制计数器的逻辑功能

表4-1 74LS160功能表 为异步清除端、LD为同步置数端、数据输入端D3、D2、D1、D0分别接逻辑开D 关，输出端Q3、Q2、Q1、Q0接实验设备的一个译码显示输入相应插口D、C 、B、A；EP 和ET为工作方式控制端（使能端）接逻辑开关。逐项测试并判断该集成块的功能是否正常。 (1) 清除 =0，其它输入为任意态，这时Q3Q2Q1Q0＝0000，译码数字显示为0。清除功能完令R D ＝1。 成后，置 D (2) 置数 R D＝1，EP、ET任意，数据输入端输入任意一组二进制数，令LD= 0，CLK接单次脉冲，观察计数译码显示输出。预置功能完成后，置LD＝1。 (3) 加计数 ＝1，LD＝1。送入10个单次脉冲，观察译码显示是否CLK接脉冲源，清零后置R D 按8421码十进制状态转换表进行；输出状态变化是否发生在CLK上升沿。 3．图4-3所示，用两片74LS160组成两位十进制加法计数器，输入1Hz连续计数脉冲， 进行由00-99累加计数，记录之。

JK触发器的逻辑功能测试

实验三 JK触发器的逻辑功能测试 [实验目的] 1、学习触发器逻辑功能的测试方法。 2、掌握基本JK、D触发器的逻辑功能。 3、掌握JK触发器转换成D触发器的方法及D触发器的逻辑功能。 [主要仪器设备及耗材]数字电路实验板、74LS112芯片、74LS00芯片、数字万用表、数据线。 [实验基本原理] 触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。 1、JK触发器 在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112(或74LS76)双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图1-1所示。 图1-1 74LS112双JK触发器引脚排列及逻辑符号 JK触发器的状态方程为 Qn+1=J Qn +K Qn，S＝R＝１ J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。Q与Q—为两个互补输出端。通常把Q=0、Q—=1的状态定为触发器“0”状态；而把Q=1、Q—=0定为“1”状态。 JK触发器常被用来构成缓冲存储器、移位寄存器和计数器。 图1-1左图为双下降沿JK触发器74LS112的外引线排列图。 JK触发器的工作原理如下： （１）S和R可将触发器置于额定状态1或0；之后应保持在高电平1。 （２）S＝R＝１时， Ａ、当J=K=0时，在CP脉冲的作用下触发器保持原状态，即Qn+1=Qn； B、当J=0，K=1时，在CP脉冲的作用下，触发器置“0”，即Qn+1=0； C、当J=1，K=0时，在CP脉冲的作用下，触发器置“1”，即Qn+1=1；

数字电路 触发器的功能测试实验报告

肇 庆 学 院 电子信息与机电工程 学院 数字电路 课 实验报告 12电气(1) 班 姓名 李俊杰 学号 201224122119 实验日期2014年5 月19 日 实验合作者：王圆圆 老师评定 实验题目：触发器的功能测试 一、实验目的 （一）掌握基本RS 触发器的功能测试。 （二）掌握集成触发器的电路组成形式及其功能。 （三）熟悉时钟触发器不同逻辑功能之间的相互转换。 （四）认识触发器构成的脉冲分频电路。 二、实验仪器： DZX-1型电子学综合实验装置 UT52万用表 GDS-806S 双踪示波器 74LS00 74LS74 74LS76 三、实验内容&数据分析 触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一种具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。第一步，将触发器74LS74、74LS76引出端排列图和状态表画在实验报告上。（注：此项内容必须在进实验室前完成。） （一）测试基本RS 触发器的逻辑功能 用两个与非门组成基本RS 触发器如图4-1，输入端R ,S 接逻辑电平开关输出插口，输出端Q 、Q 接逻辑电平显示插口，按表4-1要求测试。 表4-1 基本RS 触发器特性表（输入低电平有效） 图4-1 由74ls00连接成的基本RS 触发器 测试集成双JK 触发器74LS76的逻辑功能 1、测试D R 、 D S 端的复位、置位功能

74LS76逻辑符号如图4-2，对照其插脚（查阅附录B ）取其中一JK 触发器，D R 、 D S 、J 、K 端分别接逻辑电平开关输出插口，CP 接单次脉冲源（正脉冲），Q 、Q 接至逻辑电平显示输入插口。要求在D R =0， D S =1以及 D S =0，D R =1时任意改变J 、K 及CP 的状态用“ⅹ”符 号表示，观测Q 、Q 状态。 图4-2 74LS76管脚排列 2、测试触发器的逻辑功能 按表4-2的要求改变J 、K 、CP 端状态，记录Q 的状态变化，观察触发器状态的更新发生在CP 脉冲（单脉冲）的上降沿还是下降沿？（注意D R 、D S 端的电平接法） 表4-3 集成双JK 触发器74LS76特性表2 图4-2 JK 触发器逻辑符号 3、JK 触发器的J 、K 端连在一起，构成T ’触发器。 在CP 端输入1MHZ 连续脉冲，用双踪示波器观察CP 、Q 端的波形，注意相位与时间的关系。

ttl与非门逻辑功能测试 (1)

实验 TTL与非门逻辑功能测试 一、实验目的 1.熟悉集成门电路的外观和引线排列 2.掌握TTL与非门逻辑功能 二、实验设备 5VDC电源、面包板、数字万用表、导线若干、逻辑电平指示器一组、逻辑开关一组、4输入端双与非门（74LS20）、双输入端四与非门（74LS00） 三、实验内容及要求 1.测试74LS20与非门的逻辑功能 （1）画出实验电路图，设计实验表格（包括输入端的各种逻辑状态、输出端的逻辑状态及电平）。 （2）搭试电路验证，用万用表测量输出电压。 2.用74LS00芯片组成与、或、或非门电路（均为2输入端） （1）写出逻辑表达式，画出实验电路图，标明各管脚；（2）搭试电路进行验证；（3）列状态表验证结果。 3.用74LS00芯片组成异或门电路 （1）写出逻辑表达式，画出实验电路图；（2）搭试电路进行验证；（3）列状态表验证结果。 四、思考题 1.逻辑值“1”是否是指电平为1V？ 2.在逻辑开关电路原理图中，没有1KΩ限流电阻行不行？为什么？ 3.在逻辑电平指示器电路原理图中，没有300Ω限流电阻行不行？为什么？ 五、附录 1.逻辑开关及作用 如图１所示，利用1kΩ电阻作为限流电阻，电键作为逻辑值输入（当电键按下，相对应的端子输出逻辑值“0”；当未按下电键，输出逻辑值为“1”）。

图1 逻辑开关电路原理图 图2 逻辑电平指示器 2.逻辑电平指示器及作用 为了便于检验逻辑电路的输出逻辑值，我们采用发光二极管电路来检验逻辑电平的高低。如图2所示，当某输入端为低电平时，对应的发光二极管不亮；当某输入端为高电平时，对应的发光二极管亮。 3.有关芯片外引线排列图 如图3所示，分别为74LS20及74LS00芯片外引线排列图。 图3 芯片外引线排列图

编码器和译码器实验报告

译码器、编码器及其应用 一、实验目的 (1) 掌握中规模集成译码器的逻辑功能和使用方法； (2) 熟悉掌握集成译码器和编码器的应用； (3) 掌握集成译码器的扩展方法。 二、实验设备 数字电路实验箱，74LS20，74LS138。 三、实验内容 (1) 74LS138译码器逻辑功能的测试。将74LS138输出??接数字实验箱LED 管，地址输入接实验箱开关，使能端接固定电平（或GND）。电路图如Figure 1所示： Figure 2 ??????????????时，任意拨动开关，观察LED显示状态，记录观察结果。 ??????????????时，按二进制顺序拨动开关，观察LED显示状态，并与功能表对照，记录观察结果。 用Multisim进行仿真，电路如Figure 3所示。将结果与上面实验结果对照。

Figure 4 (2) 利用3-8译码器74LS138和与非门74LS20实现函数： ?? 四输入与非门74LS20的管脚图如下： 对函数表达式进行化简： ?? ?? A ? ??????????? ???? 按Figure 5所示的电路连接。并用Multisim进行仿真，将结果对比。 Figure 6

(3) 用两片74LS138组成4-16线译码器。 因为要用两片3-8实现4-16译码器，输出端子数目刚好够用。 而输入端只有 A、、三个，故要另用使能端进行片选使两片138译码器 进行分时工作。而实验台上的小灯泡不够用，故只用一个灯泡，而用连接灯泡的导线测试?，在各端子上移动即可。在multisim中仿真电路连接如Figure 7所示（实验台上的电路没有接下面的两个8灯LED）： Figure 8 四、实验结果 (1) 74LS138译码器逻辑功能的测试。 当输入 A时，应该是输出低电平，故应该第一个小灯亮。实际用实验台测试时，LE0灯显示如Figure 9所示。当输入 A时，应该是输出低电平，故理论上应该第二个小灯亮。实际用实验台测试时，LE0灯显示如Figure 6所示。 Figure 10

实验九-可逆计数器的功能测试及应用电路

实验九可逆计数器的功能测试及应用电路 实验目的： （1）掌握可逆计数器74LS191、74LS191、74LS192、74LS193的逻辑功能及使用方法。 （2）熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。 实验仪器与器件： 实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。 74LS191、74LS191、74LS191或74HC48、74LS00和74LS04。 实验内容： 1测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致，分别画出各单元的电路图，写出各自的状态 实验原理：单时钟74LS191二进制同步加/减计数器的功能表如下： 表2-9-4 单时钟74LS191二进制同步加/减计数器的功能表 单时钟74LS191二进制同步加/减计数器是十进制的，其他功能与74LS191一样。它的有效状态为0000~1001. 实验电路： 如图所示是减计数时当计数器的状态变为0时的电路状态：RCO=0，MAX/=1； MIN

实验现象与结果： 该结果是当CTEN =0，D L =1，D U /=1时，A B C D Q Q Q Q 的 波形图； 该结果是当CTEN =0，D L =1，D U /=1时， RCO 与MIN MAX /的波形图

需要说明的是：当CTEN= D L=1时，电路保持原来的状态。 2测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3及2-9-5一致。画出测试电路图。 实验原理： 双时钟74LS192同步十进制可逆计数器的功能表如下表所示，74LS192是十进制计数器。 表2-9-3双时钟74LS192同步十进制可逆计数器的功能表 输入输出工作 状态 U CP UP D CP DOW N CLR D L DCBA A B C D Q Q Q Q U TC D TC ＊＊H H ＊＊＊＊0000 H H 异步 清零＊＊L L 1001 1001 H H 异步 置数 H ↑L H ＊＊＊＊1001→ 0001→ 0000H H H L 减法 计数 ↑H L H ＊＊＊＊0000→ 1000→ 1001H L H H 加法 计数 双时钟74LS193二进制同步加/减法计数器的功能表如下表所示，74LS193是一个十六进制的计数器。

基本触发器功能验证实验

基本触发器功能验证实验预习参考 （注意：所有表格均可用状态方程提前填好） 1、 R S 触发器 图1-5-1基本RS 触发器的原理图，公式（1-5-1）是RS 触发器的状态方程。 n n n n RQ Q Q S Q ==++1 1 （1-5-1 ） 图1-3-3基本RS 触发器 表1-5-1 R S Q （V ） Q （V ） 触发器状态 0 1 1 0 1 1 0 0 1 1

图1-3-4基本RS 触发器实验连线图 2、D 触发器 图1-5-2基本RS 触发器的原理图，公式（1-5-2）是D 触发器的状态方程。 D Q n =+1 （1-4-2） （CP 上升沿有效） 图1-3-5 D 触发器IC 引脚图 表1-5-2 测试D 触发器置位、复位功能 CP D D R D S 1+n Q （V ） 1+n Q （V ） Q 状态 ф ф 1 ф ф 1 0

表1-5-3 D触发器同步功能测试 Qn 0 0 1 1 D 0 1 0 1 CP 0 ?0 ?0 ?0 ?Qn+1 图1-3-6 D触发器实验测试图

图1-3-7 D触发器实验测试图 3、JK触发器 图1-5-3JK触发器的原理图，公式（1-4-3）是JK触发器的状态方程。 +1（1-5-3） n Q n n = Q+ Q K J （CP下降沿有效） 图1-3-8 JK触发器的原理图

表1-5-4测试JK触发器逻辑功能 CP ? ? ? ?J 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Qn+1 图1-3-9 JK触发器原理测试图

集成逻辑门电路逻辑功能的测试

集成逻辑门电路逻辑功能的测试

实验一集成逻辑门电路逻辑功能的测试 一、实验目的 1、熟悉数字逻辑实验箱的结构、基本功能和使用方法。 2、掌握常用非门、与非门、或非门、与或非门、异或门的逻辑功能及其测试方法。 二、实验仪器及设备 1、数字逻辑实验箱 1台 2、万用表 1只 3、元器件： 74LS00 74LS04 74LS55 74LS86 各一块导线若干 三、实验内容 1、测试74LS04（六非门）的逻辑功能 将74LS04正确接入面包板，注意识别1脚位置（集成块正面放置且缺口向左，则左下角为1脚）重点讲解，按表1-1要求输入高、低电平信号，测出相应的输出逻辑 Y 电平。得表达式为A 表1-1 74LS04逻辑功能测试表 1A 1Y 2A 2Y 3A 3Y 4A 4Y 5A 5Y 6A 6Y 0 1 0 1 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 0 1 0

2、测试74LS00（四2输入端与非门）逻辑功能 将74LS00正确接入面包板，注意识别1脚位置，按表1-2要求输入高、低电平信号，测出相应的输出逻辑电平。得表达式为B A Y ?= 表1-2 74LS00 逻辑功能测试表 1A 1B 1Y 2A 2B 2Y 3A 3B 3Y 4A 4B 4Y 0 0 1 0 0 1 0 0 1 0 0 1 0 1 1 0 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 3、测试74LS55（二路四输入与或非门）逻辑功能 将74LS55正确接入面包板，注意识别1脚位置，按表1-3要求输入信号，测出相应的输出逻辑电平，填入表中。（表中仅列出供抽验逻辑功能用的部分数据） 表1-3 74LS55部分逻辑功能测试表 A B C D E F G H Y 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 1 1 0 0 0 0 0 1 0 0 1 0 1 1 1

MSI译码器逻辑功能测试

实验三 验证性实验—— MSI 译码器逻辑功能测试 一．实验目的 1. 掌握中规模 (MSI) 集成译码器的逻辑功能和使用方法； 2. 验证 3— 8 线译码器和七段显示译码器的逻辑功能； 3. 掌握数码管与译码器配合使用的方法； 。 二．实验原理 译码器的作用是进行代码间的 “翻译”，将具有特定含义的二进制码进行辨别， 并转 换成控制信号。 译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。 l ．变量译码器 (又称二进制译码器 )，用以表示输入变量的状态，如 2 线— 4 线、 3 线— 8 线和 4 线— 16 线译码器。若有 n 个输入变量，则有 2n 个不同的组合状态，就有 2n 个输出端供其使用。例如，有 3 个输入变量 (或称为地址端 )，那么就可以有 23=8 个不同的地址组合，分别为 000、001、010、011、100、101、110、111，可以控制 8 个输出端， 而每一个输出所代表的函数对应于 n 个输入变量的最小项。 Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 16 15 14 13 12 11 10 9 V CC Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 74LS138 A 0 1 A 1 A 2 2 3 S 2 4 S 3 S 1 Y 7 GND 5 6 (b) 7 8 1 1 1 15 14 13 12 11 10 9 7 Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 74LS138 Y 6 Y 7 1 1 1 16 V CC S 1 S 2 S 3 A 0 A 1 A 2 A 0 1 A 1 A 2 2 3 S 1 8 GND 6 S 2 4 S 3 5 (a) 图 3-1 (c) 3—8 线译码器 74LS138 逻辑图及引脚排列 以 3 线— 8 线译码器 74LSl38 为例，图 3-1(a)(b) (c) 分别为其逻辑图及引脚排列。 其中 A 2、A 1、 A 0 为地址输入端，￣ Y 0 ~￣Y 7 为译码输出端， S 1、ˉS 2、ˉS 3 为使能端。表 3-1 为 74LSl38 功能表。 当 S 1=1，ˉS 2+S ˉ3=0 时， 74LS138 工作，地址码所指定的输出端输出 0(被选中 )，其 它输出端均输出 1(未被选中 )。当 S 1=0；ˉS 2+ˉS 3 =×（注：“×”即不论是什么逻辑值的意 思。）；或 S 1=×，ˉS 2+ˉS 3=1 时，译码器被禁止，所有输出同时为 l 。 表 3-1 输 S 1 S ˉ2+ ˉS 3 入 A 2 A 1 A 0 Y 0 Y 1 Y 2 输 Y 3 出 Y 4 Y 5 Y 6 Y 7

实验十一 同步计数器的逻辑功能测试及应用上课讲义

实验十一同步计数器的逻辑功能测试及应 用

实验十一计数器74LS161的逻辑功能测试及应用 一、实验目的 1、熟悉集成计数器触的逻辑功能和各控制端作用。 2、掌握集成计数器逻辑功能测试方法。 3、掌握计数器使用方法。 二、实验设备与器件 1、实验设备：DLBS系列数字逻辑实验箱1个，MF47型万用表１台。 2、实验器件：74LS161集成同步计数器×2片，四二输入与非门74LS00×1块。 三、实训器件说明 1、 74LS161集成同步计数器 74LS161是一种同步四位二进制同步加法计数器，计数范围是0～15，具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。图11.1所示为74LS161的管脚图和逻辑功能示意图。图中CR端是异步清零控制端，当CR=0时，输出Q3Q2Q1Qo全为零，实现异步清除功能。LD是同步置数控制端，当CR=1，LD=0，且CP=CP↑时，输出Q3Q2Q1Qo=D3D2D1Do,实现同步预置数功能。CTP和CTT是计数控制端，CP是上升沿有效的时钟脉冲输入端，D0～D3是并行数据输入端，Q0～Q3是计数输出端，CO是进位输出端，且进位输出信号CO=CTt=Q3Q2Q1Qo ，它可以用来实现电路的级联扩展。

74LS161的逻辑功能如表6.9所示。表中各控制输入端按优先级从高到低的次序排列，依次为CR、LD、CTp和CTt，其中CR优先级最高。计数输出Q3为最高位，Qo 为最低位。 表6.9 74LS161的逻辑功能表 由表6.9可知，74LS161具有以下逻辑功能： （1）异步清零。当CR=0时，计数器清零，与CP脉冲无关，所以称为异步清零。（2）同步置数。当CR=1，LD=0 ，CP脉冲上升沿到来时，并行输入数据D3—Do被置入计数器，计数器输出为D3D2D1Do 。由于置数发生在脉冲CP上升沿时段，故称为同步置数。 （3）保持功能。当CR=LD=1，且CTp?CTt=0时，输出Q3Q2Q1Qo=Q3Q2Q1Qo。保持不变。 （4）计数功能。当CR=LD=CTp=CTt=1时，且CP=CP↑时，计数器处于计数状态才开始加法计数，实现计数功能。随着CP脉冲上升沿的到来，计数器对CP脉冲进行二进制加法计数，每来一个CP脉冲，计数值加“1”。当计数值达到15 时，进位输出CO为“1”。 2、由74LS161同步计数器构成任意（N）进制计数器方法 （1）直接清零法 直接清零法是利用芯片的复位端CR和与非门，将N所对应的输出二进制代码中等于“1”的输出端，通过与非门反馈到集成芯片的复位端CR，使输出回零。

触发器及其应用实验报告 - 图文-

实验报告 一、实验目的和任务 1. 掌握基本RS、JK、T和D触发器的逻辑功能。 2. 掌握集成触发器的功能和使用方法。 3. 熟悉触发器之间相互转换的方法。 二、实验原理介绍 触发器是能够存储1位二进制码的逻辑电路,它有两个互补输出端,其输出状态不仅与输入有关,而且还与原先的输出状态有关。触发器有两个稳定状态,用以表示逻辑状态"1"和"0飞在二定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态,它是一个具有记忆功能的二进制信息存储器件,是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 图14-1为由两个与非门交叉祸合构成的基本RS触发器,它是无时钟控制低电平直接触发的触发器。 基本RS触发器具有置"0"、置"1"和保持三种功能。通常称s为置"1"端,因为 s=0时触发器被置"1"; R为置"0"端,因为R=0时触发器被置"0"。当S=R=1时状态保持,当S=R=0时为不定状态,应当避免这种状态。

基本RS触发器也可以用两个"或非门"组成,此时为高电平有效。 S Q S Q Q 卫R Q (a(b 图14-1 二与非门组成的基本RS触发器 (a逻辑图(b逻辑符号 基本RS触发器的逻辑符号见图14-1(b,二输入端的边框外侧都画有小圆圈,这是因为置1与置。都是低电平有效。 2、JK触发器 在输入信号为双端的情况下,JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器,是下降边沿触发的边沿触发器。引脚逻辑图如图14-2所示;JK触发器的状态方程为: Q,,+1=J Q"+K Q 3 5

J Q CLK K B Q 图14-2JK触发器的引脚逻辑图 其中,J和IK是数据输入端,是触发器状态更新的依据,若J、K有两个或两个以上输入端时,组成"与"的关系。Q和Q为两个互补输入端。通常把Q=O、Q=1的状态定为触发器"0"状态;而把Q=l,Q=0 定为"}"状态。 JK触发器常被用作缓冲存储器,移位寄存器和计数器。 CC4027是CMOS双JK触发器,其功能与74LS112相同,但采用上升沿触发,R、S端为高电平

字段译码器逻辑功能测试及应用

实验五字段译码器逻辑功能测试及应用 一、实验目的 1.掌握七段译码驱动器74LS47逻辑功能。 2.掌握LED七段数码管的判别方法。 3.熟悉常用字段译码器的典型应用。 二、实验仪器及材料 a) TDS-4数电实验箱、双踪示波器、数字万用表。 b) 参考元件：译码器74ls47一片、共阳数码管一个。. 三、实验原理 1、七段发光二极管(LED)数码管 LED数码管是目前最常用的数字显示器，图5-1(a)、(b)为共阴管和共阳管的电路，(c)为两种不同出线形式的引出脚功能图。 一个LED数码管可用来显示一位0～9十进制数和一个小数点。小型数码管（0.5寸和0.36寸）每段发光二极管的正向压降，随显示光（通常为红、绿、黄、橙色）的颜色不同略有差别，通常约为2～2.5V，每个发光二极管的点亮电流在5～10mA。LED数码管要显示BCD码所表示的十进制数字就需要有一个专门的译码器，该译码器不但要完成译码功能，还要有相当的驱动能力。 (a) 共阴连接（“1”电平驱动） (b) 共阳连接（“0”电平驱动） (c) 符号及引脚功能 图 5-1 LED数码管 2、BCD码七段译码驱动器 此类译码器型号有74LS47（共阳），74LS48（共阴），CC4511（共阴）等，本实验系采用74LS47／七段译码／驱动器。驱动共阳极LED数码管。 图 5-2为74LS47引脚排列

图5-2 74LS47引脚排 其中A、B、C、D—BCD码输入端。 a、b、c、d、e、f、g—译码输出端，输出“0”有效，用来驱动共阳极LED数码管。 BI：消隐输入端，BI＝“0”时，译码输出全为“1”； LT：测试输入端，BI＝“1”,LT＝“0”时，译码输出全为“0”； ：当BI =LT=1,=0时，输入DCBA为0000，译码输出全为“1”。而DCBA为其它各种组合时，正常显示。它主要用来熄灭无效的前零和后零。 表5-1 输入输出 LT D C B A a b c d e f g 字形××0 ×××× 1 1 1 1 1 1 1 消隐×0 1××××0 0 0 0 0 0 0 1 1 1 0 0 0 0 000000 1 × 1 1 0 0 0 1 1 001111 × 1 1 0 0 1 0 0 0 1 0 0 1 0 × 1 1 0 0 1 1 0000110 × 1 1 0 1 0 0 1 001100 × 1 1 0 1 0 1 0 1 0 0 1 0 0 × 1 1 0 1 1 0 110 0 0 0 0 × 1 1 0 1 1 1 0 0 0 1111 × 1 1 1 0 0 0 0 0 0 0 0 0 0 × 1 1 1 0 0 1 0001100 × 1 1 1 0 1 0 1110 0 10 × 1 1 1 0 1 1 110 0 110 × 1 1 1 1 0 0 10 1110 0 × 1 1 1 1 0 1 0 110 10 0 × 1 1 1 1 1 0 1110 0 0 0 × 1 1 1 1 1 1 1111111消隐 0 1 0 00001111111灭零 :当本位的“0”熄灭时，=0,在多位显示系统中，它与下一位的相连，通知下位如果是零也可熄灭。 四、实验内容 1.集成七段显示译码器的功能测试。