EDA&VHDL第7章 综合计时系统设计与分析

第7章 综合计时系统的设计与分析
XSKZQ CLK_SCAN SEC[5..0] MIN[5..0] HOUR[4..0] DAY[4..0] MON[3..0 YEAR[6..0] WEEK[2..0] SELOUT[2..0] BCD[7..0]
图7.6 XSKZQ的输入、输出端口图
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ARCHITECTURE ART OF CNT30 IS SIGNAL TOTAL_DAYS:STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN PROCESS(CLK，LD) IS VARIABLE IS_RUNNIAN:STD_LOGIC; BEGIN CASE NIAN IS WHEN "0000000" => IS_RUNNIAN:='1'; --0
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CNT30的主要VHDL程序段如下： IF(LD='0') THEN NUM<=DATA; ELSIF CLK'EVENT AND CLK='1' THEN MAX_DAYS<=TOTAL_DAYS; IF NUM=TOTAL_DAYS THEN --99 NUM<="00001";CO<='1'; ELSE NUM<=NUM+1;CO<='0'; END IF; END IF;
Hale Waihona Puke 第7章 综合计时系统的设计与分析
CNT60计数模块是一个多用计时模块，它既可作 为计秒电路调用，又可作为计分电路、计时电路调用。 图7.2是其输入、输出端口图。其中，输入信号LD为置 数控制信号，低电平有效；输入信号CLK为计数时钟 信号；输入信号DATA为待预置数；输出信号NUM为 计数结果；输出信号CO为计数溢出信号。
第7章 综合计时系统的设计与分析 --如当前年为00，则输出闰年确认信号 WHEN "0000100" => IS_RUNNIAN:='1'; WHEN "0001000" => IS_RUNNIAN:='1'; WHEN "0001100" => IS_RUNNIAN:='1'; WHEN "0010000" => IS_RUNNIAN:='1'; WHEN "0010100" => IS_RUNNIAN:='1'; WHEN "0011000" => IS_RUNNIAN:='1'; WHEN "0011100" => IS_RUNNIAN:='1'; WHEN "0100000" => IS_RUNNIAN:='1'; WHEN "0100100" => IS_RUNNIAN:='1'; WHEN "0101000" => IS_RUNNIAN:='1'; WHEN "0101100" => IS_RUNNIAN:='1'; WHEN "0110000" => IS_RUNNIAN:='1'; WHEN "0110100" => IS_RUNNIAN:='1'; WHEN "0111000" => IS_RUNNIAN:='1'; --4 --8 --12 --16 --20 --24 --28 --32 --36 --40 --44 --48 --52 --56
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PORT(LD: IN STD_LOGIC; --置位信号(低电平有效) CLK: IN STD_LOGIC; --时钟脉冲 DATA: IN STD_LOGIC_VECTOR(5 DOWNTO 0); --预置数 NUM: BUFFER STD_LOGIC_VECTOR(5 DOWNTO 0); --计数结果 CO: OUT STD_LOGIC); --进位信号 END ENTITY CNT60; ARCHITECTURE ART OF CNT60 IS
XSKZQ的输入、输出端口如图7.6所示。其中，输 入信号CLK_SCAN为用于产生数据选择扫描等控制信 号的时钟信号；输入信号SEC、MIN、HOUR、DAY、 MON、YEAR、WEEK分别来自计秒电路、计分电路、 计时电路、计日电路、计月电路、计年电路、计星期 电路等计时电路的计时结果输出端；输出信号BCD为 被选择进行显示的计秒/计分/计时/计日/计月/计年/计星 期电路等计时电路的计时结果的8位BCD码，输出端 SELOUT经外部的3-8译码电路译码后用于选择对应计 时结果显示数码管的公共端COM。图7.7为15个共阴极 型七段数码管驱动接线图。
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调
调 调调
调
调调调调调调调调 模模 调调
图7.1 系统功能面板
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7.2 系统设计方案
7.2.1 综合计时电路的设计 根据系统的设计要求，综合计时电路可分为计秒 电路、计分电路、计时电路、计星期电路、计日电路、 计月电路、计年电路等7个子模块，这7个子模块必须 都具有预置、计数和进位功能，设计思想如下：
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(1) 计秒电路：以直接输入或由分频器产生的秒脉 冲作为计秒电路的计数时钟信号，待计数至60瞬间， 进位，计分电路加1，而计秒电路则清零并重新计秒。 (2) 计分电路、计时电路：其设计思想与计秒电路 类似。 (3) 计星期电路：将计时电路产生的进位脉冲信号 作为计星期电路的计数时钟信号，待计数至7瞬间，计 星期电路返回1重新开始计数。
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7.2.3 调整控制电路TZKZQ的设计 对于系统中的时间调整电路，拟通过模式和调整 两个外部按键完成。模式键负责切换正常时间计数模 式和时间调整模式，调整模式切换顺序如图7.8所示。 调整键负责在时间调整模式之下，对当前模式的计时 结果进行调整。
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第7章 综合计时系统的设计与分析 NIAN:IN STD_LOGIC_VECTOR(6 DOWNTO 0); YUE :IN STD_LOGIC_VECTOR(3 DOWNTO 0); --当前年 --当前月
DATA:IN STD_LOGIC_VECTOR(4 DOWNTO 0); --预置数 NUM:BUFFER STD_LOGIC_VECTOR(4 DOWNTO 0); --计数结果 MAX_DAYS:OUT STD_LOGIC_VECTOR(4 DOWNTO 0); --本月总天数 CO:OUT STD_LOGIC); --进位信号 END ENTITY CNT30;
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通常点亮一个LED所需的电流是5～50 mA，通电 的电流愈大，LED的亮度愈高，相对的也会使其寿命 缩短。一般以10 mA的导通电流来估算它所必须串联的 阻值，其计算方式参考图7.4所示。 七段显示器可分为共阳极、共阴极型两种，它们 都可以等效成8个LED的连接电路，其中图7.5就是共阴 极型七段显示器的等效电路和每节LED的定义位置图。
图7.9 TZKZQ的输入、输出端口图
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7.2.4 系统总体组装电路的设计 此系统的总体组装电路图如图7.10(略）所示。
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7.3 主要 主要VHDL源程序 源程序
7.3.1 综合计时电路的VHDL源程序 1．CONT60计时电路的VHDL源程序 --CNT60.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT60 IS
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CNT60 LD CLK DATA[5..0] NUM[5..0] CO
图7.2 CNT60计数模块输入、输出端口图
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CNT60的主要VHDL程序段如下： IF(LD='0') THEN NUM<=DATA; ELSIF CLK'EVENT AND CLK='1' THEN IF NUM="111011" THEN --59 NUM<="000000";CO<='1'; ELSE NUM<=NUM+1;CO<='0'; END IF; END IF;
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根据以上设计思想，本系统的数据显示电路可分 为两个子模块： (1) 显示控制电路XSKZQ：负责完成数据选择扫描 及数码管位选择信号的产生，数据扫描选择输出，对 于选择的数据进行BCD码转换等功能； (2) 显示译码电路：将用于显示的BCD码数据进行 译码。
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CNT30 LD CLK NIAN[6..0] YUE[3..0] DATA[4..0] NUM[4..0] MAX_DAYS[4..0] CO
图7.3 CNT30计数模块输入、输出端口图
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7.2.2 显示控制电路的设计 本设计显示需要使用的是15个七段显示数码管。 在计时结果显示电路中，七段数码管显示部分是一个 不容忽视的环节，如若处理不得当，可能引起系统功 率过大，产生散热问题，严重时甚至会导致系统的烧 毁。为了解决好以上问题，下面就对七段数码管显示 电路做简要的分析和介绍。