锁相环期末论文
第1页 共11页 深圳大学考试答题纸
(以论文、报告等形式考核专用)
二○ 一二 ～二○ 一三 学年度第 一 学期
课程编号 2313991501 课程名称 专业讲座 主讲教师 刘静/邓小莺/唐锡辉/史伟伟 评分
学 号 2010130159 姓名 程茂杰 专业年级 电子信息工程 大三
教师评语：
题目： 《锁相环技术》
前言
这学期有幸选修了四位老师合讲的专业讲座这门课，学生受益匪浅。四位老师讲的方向与内容都不相同，结合自身兴趣，本人选择邓小莺老师所讲的锁相环方向来做为期末论文的课题。在选修这门课之前，我们还没有系统的去了解锁相环技术这一十分重要的电路技术，但通过这门课的简单学习与课外资料的查阅，我对锁相环技术多少有了一定的了解。锁相环技术发展到今天已经相当成熟，运用也十分广泛，结合自身的知识结构与兴趣，此次论文主要对锁相环路进行简单的概述并对其最新进展集成锁相环路进行论述。多有偏差，望老师纠正。
正文
第2页 共11页 第一部分：锁相环路概述
1 锁相环路的定义：
锁相环路是一种反馈电路，英文全称是Phase-Locked Loop，简称PLL，是一种电路或者模块。它用于在通信的接收机中,其作用是对接收到的信号进行处理,并从其中提取某个时钟的相位信息，使得电路上的时钟和某一外部时钟的相位同步。锁相环路是锁相技术的核心，所谓的锁相环路是一个实现相位自动锁定的控制系统。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
2 锁相环路的运用与发展：
锁相环技术早期是为了解决接收机的同步接收问题，即接收机本振频率与输入信号的载频相等，相位同步。后来在电视接收机的扫描电路中应用锁相环，减少了噪声对同步的影响，使电视图像同步性能得到很大改善，使锁相技术得到了广泛应用。但是由于过去电子器件和材料工艺的限制，其制作复杂、成本较高，因此仅在要求较高的通讯、精密测量仪器以及电视机中采用。随着电子技术的发展，特别是由于空间技术应用的需要，进一步推动了锁相技术的发展。从航天技术、无线电通讯、广播、雷达、导航、激光通讯、工农业生产的自动控制、遥控遥测到精密仪器测量、测绘制图自动化等各个方面都广泛使用锁相环技术。随着集成电路技术的发展，逐步出现了集成的环路部件、通用单片集成锁相环路以及各种专用集成锁相环路，使得锁相环路逐渐变成了一个成本低，使用简便的多功能组件，这就为锁相环技术在更广泛的领域应用提供了条件。锁相环的应用概括起来主要有：模拟与数字信号的相干解调，频率合成，锁相稳频，数字信号中同步信号的提取，跟踪与测距，自动频率控制，相干载波的提取以及模拟调频（调相）信号的产生等等方面[3]。
3 锁相环的组成部分：
许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。一般情形下,这种锁相环的三个组成部分和相应的运作机理是：（1）鉴相器：用于判断锁相器所输出的时钟信号和接收信号中的时钟的相差的幅度;（2）可调相/调频的时钟发生器器：用于根据鉴相器所输出的信号来适当的调节锁相器内部的时钟输出信号的频率或者相位,使得锁相器完成上述的固定相差功能;
（3）环路滤波器：用于对鉴相器的输出信号进行滤波和平滑,大多数情形下是一个低通滤波器,用于滤除由于数据的变化和其他不稳定因素对整个模块的影响。
从上可以看出,大致有如下框图：
┌─────┐ ┌─────┐ ┌───────┐
→─┤ 鉴相器 ├─→─┤环路滤波器├─→─┤受控时钟发生器├→┬
└──┬──┘ └─────┘ └───────┘ │
↑ ↓
└──────────────────────────┘
可见,是一个负反馈环路结构,所以一般称为锁相环（PLL: Phase Locking Loop）
锁相环有很多种类,可以是数字的也可以是模拟的也可以是混合的,可以用于恢复载波也第3页 共11页 可以用于恢复基带信号时钟。
4 锁相环的种类：
锁相环路种类繁多，大致可将其分类如下：
(1)按输入信号分：①恒定输入环路－用于稳频系统。②随动输入环路－用于跟踪系统。
(2)按环路部件分：
①模拟锁相环路－环路部件采用模拟电路。
②取样锁相环路－将模拟锁相环路中普通鉴相器改为取样保持鉴相器就构成取样锁相环路。
③数字锁相环路－环路部件采用数字电路。根据环路部件是部分还是全部采用数字电路有部分数字环和全数字环。
④集成锁相环路－环路部件采用集成电路。
5 锁相环的特点：
锁相环的特点概括起来就是“稳”、“窄”、“抗”、“同步”。
“稳”指的是锁相环的基本性能是输出信号频率稳定的跟踪输入信号的频率，它们不存在频率差而只有很小的稳态相位差。因此可以用锁相环做成稳频系统，例如微波稳频信号源，原子频率标准等。
“窄”指的是锁相环具有窄带跟踪性能。正是因为它的窄带特性，可以做成窄带跟踪滤波器。从输入的已调信号中提取基准的载波信号，实现相干性。因此在相干通信中得到广泛应用。
“抗”指的是锁相环的抗干扰性能，抑制噪声性能。理论分析表明，锁相环的环路信噪比比输入信噪比小得多，所以它可以广泛用于抗噪声干扰的装置。同时，锁相环又可以将深埋于噪声中的信息提取出来，因此它在弱信号提取方面发挥了很大的作用。
“同步”是指锁相环的同步跟踪性能。如果数字信号本身含有位同步信息，利用锁相环可以从数字信号本身来提取位同步信号，所以锁相环在数字通信等系统中广泛的用做位同步装置。
6 锁相环的优点：
(1)可以实现理想的频率控制。这是由于环路锁定时，环路输出无剩余稳态频差存在所致。
(2)可以不用谐振线圈而具有较高的选择性。
(3)门限性能好。锁相环用做调频信号解调器时，其门限性能要比普通鉴相器要改善5db左右。
(4)易于集成化与数字化。组成环路的基本部件易于采用模拟集成电路，环路实现数字化后，更易于采用数字集成电路。锁相环的集成化、数字化为减小体积、降低成本、提高可靠性实现多用途提供了有利条件。
第二部分：集成锁相环路
1．概述： 第4页 共11页 锁相环路在电子技术的各个领域中运用极为广泛，已成为电子设备中常用的一种基本部件。为了方便调整、降低成本和提高可靠性，以便在各种电子设备中发挥更好的作用，迫切希望它能集成化、数字化、小型化和通用化。国外自20世纪60年代末第一个锁相集成产品问世以来锁相环技术的发展极为迅速，产品种类繁多，工艺日新月异。目前，除某些特殊用途的锁相环路外，几乎全部集成化了，已产生数百个品种。因此了解和掌握集成锁相环路的原理与运用显得非常有意义。国内虽然在这方面起步较晚，但在锁相集成电路的生产上，也取得了可喜的进展。锁相集成电路由于性能优良、价格便宜、使用方便，正被许多电子设备所采用。当前集成锁相环路已成为锁相技术的一项重要进展。
集成锁相环路是一个相位反馈控制系统，最大特点是可以不用电感线圈，实现对输入信号频率和相位的自动跟踪。由于锁相环路易于集成化，且性能优越，所以锁相集成电路已成为继集成运放之后，又一个用途广泛的多功能集成电路。此外，数字集成化电路对扩大锁相环的功能和提高锁相环的性能有很大的作用，在锁相集成电路尤其在数字式集成频率合成器中被大量采用。因此锁相集成电路又成为模拟技术和数字技术相结合的优秀典型。因此集成锁相环路已成为引人注目的功能器件。
锁相集成电路种类多种多样，如下图所示：
锁相集成电路的工艺比较复杂，涉及到的工艺种类较多，如下图所示：
第5页 共11页
2．集成鉴相器：
目前，宜于集成的鉴相器主要有两种类型：一种为模拟乘法器；另一种为数字比相器。后者又分为边沿触发式和电平比较式两种。
（1）模拟乘法器
用模拟乘法器作鉴相器，便于集成化，它在单片模拟集成锁相环中广泛采用。目前许多技术可以完成相乘作用，但在集成化模拟乘法器中运用最普遍的是所谓“可变跨导”法。以下是一些重要的电路图：
平衡模拟乘法器原理图 模拟乘法器三角形鉴相特性
双平衡模拟乘法器原理图 F1496／1596模拟乘法器
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改进后的双平衡模拟乘法器
（2）数字式鉴频鉴相器
数字式鉴频鉴相器是用脉冲后沿触发来进行工作的，属边沿触发型电路。它不仅有鉴相功能，而且还有鉴频功能。国产T4044(MC4044)，E12040(MC12040)和5G4046（CD4046）中的PD-Ⅱ就是这类鉴频鉴相器的典型例子。
T4044数字式鉴频鉴相器电路
T4044同频鉴相波形(a)R与V同相；(b)R滞后V；(c)R超前V
（3）门鉴相器
门鉴相器是一种电平触发型数字鉴相器。以或门和异或门鉴相器为代表，它们对两第7页 共11页 个比相脉冲的占空比都有一定的要求。
异或门鉴相器鉴相特性
异或门鉴相器 (a)原理图；(b)波形；(c)真值表
3．集成压控振荡器：
主要有以下几种电路形式。
（1）积分-施密特触发电路型压控振荡器
下图出了一个积分-施密特触发型压控振荡器原理图。电路由恒流源(IO)、积分器(V1、V2、V3、VD1、VD2和CT)和施密特触发器组成。
国内外锁相环发展状况
国内外锁相环发展状况
锁相环（PLL）是自动频率控制和自动相位控制技术的融合。其发展历程如下：
- 20世纪30年代：在数学理论方面的原理已出现。1930年建立了同步控制理论的基础，1932年法国工程师贝尔赛什（Bellecize）发表了锁相环路的数学描述和同步检波论，第一次公开发表了对锁相环路的数学描述。
- 20世纪40年代：锁相技术首先被用在同步接收中，为同步检波提供一个与输入信号载波同频的本地参考信号，同步检波能够在低信噪比条件下工作，且没有大信号检波时导致失真的缺点，因而受到人们的关注，但由于电路构成复杂以及成本高等原因，当时没有获得广泛应用。
- 20世纪50年代：随着空间技术的发展，锁相环开始得到应用，迅速发展。
- 20世纪60年代：维特比（Viterbi）研究了无噪声锁相环路的非线性理论问题，发表了相干通信原理的论文。最初的锁相环都是利用分立元件搭建的，由于技术和成本方面的原因，所以当时只是用于航天、航空等军事和精密测量等领域。集成电路技术出现后，直到1965年左右，随着半导体技术的发展，第一块锁相环芯片出现之后，锁相环才作为一个低成本的多功能组件开始大量应用各种领域。
- 20世纪70年代：随着数字集成电路的发展，锁相环逐渐实现数字化，锁相环的应用范围也不断扩大。
- 20世纪80年代：锁相环的设计更加注重性能和功能的提升，同时也开始出现了一些高性能的锁相环产品。
- 20世纪90年代：锁相环的应用范围进一步扩大，包括通信、计算机、消费电子等领域。
- 21世纪初至今：锁相环的发展更加注重集成度、性能和功耗的优化，同时也出现了一些新的应用领域，如物联网、汽车电子等。
总的来说，随着科技的不断发展，锁相环的应用场景将越来越广泛，同时也将面临更多的挑战和机遇。
锁相环实验报告
锁相环实验报告
《锁相环实验报告》
锁相环是一种常见的控制系统，广泛应用于通信、电力、自动控制等领域。本实验旨在通过搭建锁相环系统，验证其在信号同步和抑制噪声方面的性能。
实验设备包括信号发生器、锁相环模块、示波器等。首先，我们将信号发生器产生一个正弦波信号作为输入信号，然后将其输入到锁相环模块中。锁相环模块通过比较输入信号和反馈信号的相位差，控制其输出信号与输入信号同步。最后，我们使用示波器观察输入信号、锁相环输出信号和反馈信号的波形，并分析它们之间的相位关系和噪声抑制效果。
实验结果表明，锁相环系统能够有效地实现输入信号和输出信号的同步，且具有良好的抑制噪声能力。当输入信号频率发生变化时，锁相环系统能够迅速跟随并调整输出信号，保持同步状态。同时，锁相环系统还能够抑制输入信号中的噪声，输出信号的波形更加稳定。
通过本次实验，我们深入了解了锁相环系统的工作原理和性能特点，为其在实际应用中提供了有力的支持。锁相环系统的同步性能和噪声抑制能力对于通信、电力系统等领域具有重要意义，本实验结果对于相关领域的研究和应用具有一定的参考价值。
基于CMOS工艺的电荷泵锁相环的设计的开题报告
基于CMOS工艺的电荷泵锁相环的设计的开题报告
一、选题背景
电荷泵锁相环（Charge Pump Phase-Locked Loop, CPPLL）是一种广泛应用于高速数据传输和数字通信领域的时钟同步电路。CPPLL可以将参考时钟信号转换成锁定时钟信号，同时实现锁相输出和频率除法倍增功能。因此，CPPLL在高速串行传输标准中被广泛使用，如USB、PCI
Express和SATA等。
CMOS工艺是当今集成电路制造中最广泛采用的工艺，其制造成本低、可靠性高等优点使其成为了各种集成电路、微电子器件的主要工艺之一。针对高速串行传输的应用，基于CMOS工艺的CPPLL设计具有成本低廉、性能高等优点，因此备受关注。
二、选题意义
随着高速串行传输市场的不断扩大，对高速时钟同步电路的需求也不断增加。CPPLL作为一种高速时钟同步电路，具有锁相输出和频率除法倍增等功能，广泛应用于高速串行传输标准中。基于CMOS工艺的CPPLL设计不仅具有成本低廉的优势，而且可以实现集成化，因此在高速串行传输领域有着重要的应用价值。
三、研究内容及步骤
本研究的主要内容为基于CMOS工艺的CPPLL设计，包括电荷泵、锁相环、倍频器等模块的设计。
研究步骤如下：
1.研究CPPLL的基本原理和工作机理。
2.设计半导体工艺参数、电源电压等电路参数。
3.设计电荷泵电路，选择合适的电荷泵模型，并优化电荷泵性能参数。 4.设计PLL反馈环路，实现输入信号和输出信号的同步，并解决电路噪声干扰等问题。
5.设计倍频器模块，实现频率的倍增。
6.进行电路仿真和优化，将电路性能达到最佳。
7.进行电路实现和测试，验证电路的性能和可靠性。
四、预期成果
本研究预期最终实现一个基于CMOS工艺的CPPLL电路，具有较高的工作性能和稳定性。具体的预期成果如下：
1.设计出符合高速串行传输标准要求的CPPLL电路。
2.优化电路性能，使其具有较高的输出频率和较低的相位噪声。
三相锁相环设计及DFIG网侧变流器控制研究
西南交通大学
硕士学位论文
三相锁相环设计及DFIG网侧变流器控制研究
姓名：秦伟
申请学位级别：硕士
专业：微电子学与固体电子学
指导教师：庄圣贤
20100501西南交通大学硕士研究生学位论文第１页
摘要
随着电力电子技术、微电子技术以及控制理论的发展，以ＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）
技术为基础的功率变换装置在双馈感应发电机（ＤＦＩＧ）系统中得到了广泛应用。ＰＷＭ整
流器具有功率因数高、能量可双向流动、直流电压恒定等优点。针对ＰＷＭ整流器的并网
要求，对三相电网电压的锁相技术的研究逐渐成为国内外研究的热点。因此对ＰＷＭ整流
器及其并网锁相技术进行深入研究具有很重要的现实意义。
本文从ＤＦＩＧ网侧变流器所应用的三相电压型ＰＷＭ整流器（ＶｏｌｔａｇｅＳｏｕｒｃｅＰＷＭ
Ｒｅｃｔｉｆｉｅｒ，ＶＳＲ）的主电路出发，阐述了ＰＷＭ整流器的基本工作原理。通过对三相ＶＳＲ
的主电路的分析，分别建立了基于三相静止坐标和两相旋转坐标的三相ＶＳＲ数学模型，对
主电路的直流侧电压、交流侧电感和直流侧电容进行了设计。在综合分析了ＰＷＭ整流器
的各种控制方法和控制策略的情况下，以两相旋转坐标下的三相ＶＳＲ的数学模型为基础，完成了控制系统设计。在Ｍ伽ＡＢ／ＳＤ小Ⅱ，烈Ｋ仿真工具中，建立了三相ＶＳＲ的电路模型
及控制系统模型，进行了相应的仿真。仿真结果验证了系统设计方案的可行性，实现了
ＰＷＭ整流器的单位功率因数运行、能量的双向流动、直流电压恒定在２５０Ｖ。
同时本文针对ＰＷＭ整流器的并网锁相问题，对三相锁相环进行了研究。首先详细阐
述了三相锁相环的基本原理，并对三相电网电压可能发生畸变，包括三相不平衡，存在谐
波的情况进行了理论分析。对三相锁相环进行了建模，以典型Ｉ型系统对三相锁相环做了
系统分析、设计。通过三相锁相环在不同参数量值下和不同电网情况下的仿真分析了影响
三相锁相环性能的参数，并对三相锁相环的系统性能做了分析、优化设计。对三相锁相环
进行了基于ＦＰＧＡ的设计，并针对三相锁相环含有多个乘法和三角函数运算的特点进行了
CMOS电荷泵锁相环的研究与设计的开题报告
CMOS电荷泵锁相环的研究与设计的开题报告
一、选题背景
随着信息技术的迅猛发展，锁相环（PLL）已经成为了其中一个关键的技术，并广泛应用于通信、测量、控制等许多领域。锁相环是一种基于反馈控制的电路，具有频率稳定、相位稳定等优点，能够对输入信号进行频率合成、频率分割、时钟恢复等操作。
在锁相环中，电荷泵是其中一个重要的模块，其作用是将相位比较器的输出相位误差转化成电荷泵电流，从而实现同步振荡。随着制程技术的发展，CMOS工艺已经成为了最为常用的集成电路制造工艺，因此CMOS电荷泵的研究和设计也变得尤为重要。
二、研究目的
本文的研究目的是通过对CMOS电荷泵锁相环的研究和设计，实现高性能、低功耗、小面积的电路设计，并探究其在PLL中的应用。
三、研究内容
1. CMOS电荷泵的基本结构及工作原理。
2. PLL的基本原理及其各模块的设计（比如：相位比较器、环路滤波器、VCO等）。
3. CMOS电荷泵的设计方法和设计流程，包括各个环节的参数设计和优化。
4. CMOS电荷泵的性能参数分析与优化。
5. 最后，进行仿真验证，通过比较实验结果，评价该CMOS电荷泵的性能，验证其在PLL中应用的可行性。
四、研究意义
本研究对于进一步推进锁相环技术的发展，促进了CMOS电路设计的研究和应用，提高了电路的性能指标以及系统的可靠性和稳定性，具有重要的理论和实际意义。
五、研究方法
1.阅读相关的文献，对CMOS电荷泵、PLL等相关知识进行深入学习。
2.在了解了电路的工作原理后，根据其原理分析其关键性能参数，对传输线、晶体管、电容等元件进行参数设计和优化。
3.使用Cadence等相关软件进行电路仿真，评估各个模块的性能，寻找最佳设计方案。 4.使用TSMC0.18um CMOS工艺，进行电路的物理设计和版图布图。
5.最后，通过实验验证电路的性能指标，检验其在PLL中的应用效果。
六、预期成果
1.完成CMOS电荷泵锁相环的设计，实现低功耗、高性能、小面积的电路结构。
颜东升的论文-液面检测系统设计(邢科义)
1 自动生化仪液面检测系统
摘 要
自动生化仪是目前医院特别是大中型医院里不可或缺的大型生化检验设备。它功能强大，结构复杂，自动化程度高，由诸多系统组成。
本文为自动生化分析仪设计液面检测系统。这一系统是通过锁相环路，保证采样系统检测试剂及样本液面的准确性，并通过给下游驱动吸样针的步进电机提供定量脉冲，保证吸样针得到合适的插入液面深度，从而确保足够的吸样量，防止在吸样过程中出现“吸空”现象。
液面检测系统的防撞检测功能可以监测吸样针在吸样和加样这两个进行垂直运动的过程中，由于试剂瓶（样本杯）已空而与瓶（杯）底部发生碰撞，或由于人为疏忽因素阻隔其下降通道面发生碰撞的情况，并能在碰撞发生时发出声音报警。
关键词：自动生化分析仪，液面检测，锁相环，定量脉冲
2
Liquid Surface Detection Systems of Automatic Bio-chemical
Instruments
Author: Dongsheng Yan
Tutors: Keyi Xing
Shaoyuan Yang
Di Han
ABSTRACT
An automatic bio-chemical instrument is a kind of large bio-chemical
inspection equipments that are absolutely necessary for hospitals especially big and
medium-sized hospitals at present. It consists of many systems and has strong
硬件设计论文模板(10篇)
硬件设计论文模板(10篇)
二、SVG各硬件电路组成
(二)IPM及其驱动电路。通过计算智能功率模块(IPM)参数，选用型号为PM25CLA120的IPM(25A，1200V)，内部有IGBT，内含驱动电路。通过资料得知IPM驱动电路的控制电源电压范围为13．5V～16．5V，本文选用4路隔离的l5V直流电源。利用DSP发出PWM信号经光耦器件隔离后作为驱动信号对IPM进行控制。
(三)电流调理电路。该电路可将18A的电网电流相量转换成0～3Vpp的电压信号并实现过零点检测功能。该电路与电压调理电路的组成基本一致，不同之处在于互感器TVA1421－01用作电流互感器，采样电阻取59Ω。若一次侧电流为18A，二次侧输出(－0．5～+0．5)V的正弦波;经放大电路，输出电压(－1．5～+1．5)V的正弦波;最后经过加法电路输出(0V～3．00V)的电压信号。同时大于50Hz的正弦信号被滤除。过零比较电路在正弦波的过零时刻输出下降沿跳变。
(四)锁相环电路。本文采用了由TI公司生产的CD7H4C4046型锁相环芯片对电网频率进行跟踪，避免了利用固定频率采样时产生的误差。本系统中，锁相环的输出信号有两大作用:一是作为ADC模块的转换触发信号;二是作为事件管理器A(EVA)的时钟输入信号。通过锁相环电路使其产生跟随电网频率变化的SP-WM波，从而精确控制后级逆变器。
加密是对软件进行保护的一种有效手段。从加密技术的发展历程及发展趋势来看，加密可大体划分为软加密和硬加密两种。硬加密的典型产品是使用并口的软件狗，它的缺点是端口地址固定，容易被逻辑分析仪或仿真软件跟踪，并且还占用了有限的并口资源。笔者设计的基于PCI总线的加密卡具有以下几个优点：第一，PCI总线是当今计算机使用的主流标准总线，具有丰富的硬件资源，因此不易受资源环境限制；第二，PCI设备配置空间采用自动配置方式，反跟踪能力强；第三，在PCI扩展卡上易于实现先进的加密算法。
宽范围稳定高速锁相环74HC4046A输出频率的方法的计算
根据论文《宽范围稳定高速锁相环74HC4046A输出频率的方法》编写的MATLAB计算程序
%作者：lijinquan
%2013年7月12日
%NCUT 通信原理实验室
% 宽范围稳定高速锁相环74HC4046A输出频率的方法的计算
clear;clc;
%计算频段数N
%假定输入fmin = 20kHz fmax = 200kHz,计算出N = 2
C = 3.2702;
G = 1.633;
fmin = input('输入最小频率：fmin = '); %输入频率范围 fmin >= 10kHz
fmax = input('输入最大频率：fmax = ');
%计算频段划分数
if (fmax <= 10000 || (fmax./fmin) <= C)
N = 1;
end
if (fmin < 10000 && fmax > 10000 && (fmax./fmin) > C)
N = (1.5 + 1.943 * (log10(fmax) - 4));
end
if(fmin >= 10000 && (fmax./fmin) > C)
N = 1.943*log10(fmax./fmin)+0.5;
end
N = fix(N) %对N截尾取整
%分段频率区间的计算
if N == 1
fl = fmin;
fh = fmax;
else
fl(1) = fmin; % i=1
for i =1:N
fh(i) = fmin.*C^i;
end
for i =1:N-1
fl(i+1)= fh(i) + 1;
end
end
fl
fh
%，引脚6,7间的电容C1定为39pF（试验表明，锁相环在宽频率范围工作时 %C1取此值为最佳），按以下过程计算R1值:
%R1 = 4.7x10^6 f<10x10^3
【原创】锁相环PLL制作与调试要点.
基于MC145152+MC12022+MC1648L+LM358 的锁相环电路
一、 MC145152（鉴相器）
MC145152－2 芯片是摩托罗拉公司生产的锁相环频率合成器专用芯片。它是 MC145152－1 芯片的改进型。主要具有下列主要特征：
（1）它与双模（P／（P＋1））分频器同时使用，有一路双模分频控制输出 MC。当 MC 为低电平时，双模分频器用（P＋1）去除；当 MC 为高电平时，双模分频器用模数 P 去除。
（2）它有 A 计数器和 N 计数器两个计数器。它们与双模（P／（P＋1））分频器提供了总分频值（NP＋A）。其中，A、N 计数器可预置。N 的取值范围为 3～1023，A 的取值范围为 0～63。A 计数器计数期间，MC 为低电平；N 计数器计数（N－A）期间，MC 为高电平。
（3）它有一个参考振荡器，可外接晶体振荡器。
（4）它有一个R计数器，用来给参考振荡器分频，R计数器可预置，R的取值范围：8，64，128，256，512，1024，1160，2048。设置方法通过改变RA0、RA1、RA2的不同电平，接下来会讲到。
（5）它有两路鉴相信号输出，其中，ФR、ФV 用来输出鉴相误差信号，LD 用来输出相位锁定信号。
MC145152－2 的供电电压为 3．0 V～9．0 V，采用 28 脚双列封装形式。MC145152－2的原理框图如图 1 所示
MC145152－2 的工作原理：参考振荡器信号经 R 分频器分频后形成 fR 信号。压控振荡器信号经双模P/(P＋1)分频器分频，再经 A、N 计数器分频器后形成 fV 信号，fV＝fVCO/(NP＋A)。fR 信号和 fV 信号在鉴相器中鉴相，输出的误差信号（φR、φV）经低通滤波器形成直流信号，直流信号再去控制压控振荡器的频率。
当整个环路锁定后，fV＝fR 且同相，fVCO＝（NP＋A）fV＝（NP＋A）fR，便可产生和基准频率同样稳定度和准确度的任意频率。原理框图如右图：
毕业设计论文：PLL锁相环电路
1 摘 要 随着通信及电子系统的飞速发展，促使集成锁相环和数字锁相环突飞猛进。 本次毕业设计的主要任务是，采用0.180.18μμm CMOS工艺，设计实现一个基于改进的鉴频鉴相器，压控振荡器，环路滤波器的全集成的CMOS PLL锁相环电路，设计重点为PLL锁相环电路的版图设计，设计工具为Laker。 本论文介绍了PLL锁相环电路的基本原理以及其完整的版图设计结果。本次设计表明，采用该方案实现的锁相环电路主要功能工作正常，初步达到设计要求。求。 关键词：PLL锁相环电路，鉴频鉴相器，压控振荡器，环路滤波器，版图设计，0.180.18μμm CMOS工艺工艺
2 Abstract With the development of the communications and electronic systems, the technology of the integrated PLL and digital PLL develops rapidly. The main task of graduation is to design and realize a fully integrated CMOS PLL circuit which is based on an improved phase detector, VCO, loop filter using the 0.18μm CMOS technology0.18μm CMOS technology. The design focus on the layout of the PLL circuit, and the . The design focus on the layout of the PLL circuit, and the design tools is the Laker. This paper introduces the basic principles of PLL phase locked loop circuit and its comprehensive layout results. This design shows that the program implemented by the main function of PLL circuit is working well, and it meets the design requirements. Key words: PLL phase locked loop circuits, popularly used phase detectors, discrimination, VCO loop filter, layout design, 0.18 μm CMOS process