集成电路版图设计报告
集成电路设计3-版图设计
版图设计的重要性
1
版图设计是集成电路制造过程中的关键环节，它 决定了集成电路的性能、功能和可靠性。
2
通过版图设计，可以将电路设计转化为实际制造 的物理结构，从而实现电路设计的目标。
3
版图设计的精度和质量直接影响到集成电路的性 能和制造良率，因此需要高度的专业知识和技能。
在芯片内部加入自测试模块，实现自动测试和 故障诊断。
可测性增强
通过增加测试访问端口和测试控制逻辑，提高芯片的可测性。
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集成电路版图设计的挑 战与解决方案
设计复杂度挑战
总结词
随着集成电路规模不断增大，设计复杂 度呈指数级增长，对设计效率提出巨大 挑战。
VS
详细描述
随着半导体工艺的不断进步，集成电路设 计的规模越来越大，晶体管数量成倍增加 ，导致设计复杂度急剧上升。这不仅增加 了设计时间和成本，还对设计精度和可靠 性提出了更高的要求。
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还需要考虑存储器的功耗和散热问题，以确保在各种应用场景下的稳 定运行。
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高密度存储器版图设计需要具备高容量、高速、低功耗和高可靠性等 特点，以满足大数据、云计算等领域的需求。
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感谢您的观看
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还需要考虑散热设计，以确保在高负载情况下CPU的 稳定运行。
案例二：低功耗MCU版图设计
低功耗MCU版图设计需要重点 关注功耗优化，采用低功耗工 艺和电路技术，如CMOS工艺
、低功耗逻辑门等。
还需要考虑低电压供电和电源 管理设计，以确保MCU在各种 应用场景下的稳定运行。
设计过程中需要优化芯片内部 结构和电路布局，降低芯片的
集成电路设计实验报告
集成电路设计实验报告时间：2011年12月实验一原理图设计一、实验目的1.学会使用Unix操作系统2.学会使用CADENCE的SCHEMA TIC COMPOSOR软件二：实验内容使用schematic软件，设计出D触发器，设置好参数。
二、实验步骤1、在桌面上点击Xstart图标2、在User name：一栏中填入用户名，在Host：中填入IP地址，在Password：一栏中填入用户密码，在protocol：中选择telnet类型3、点击菜单上的Run！，即可进入该用户unix界面4、系统中用户名为“test9”，密码为test1234565、在命令行中（提示符后，如：test22>）键入以下命令icfb&↙(回车键)，其中& 表示后台工作，调出Cadence软件。
出现的主窗口所示：6、建立库(library)：窗口分Library和Technology File两部分。
Library部分有Name和Directory 两项，分别输入要建立的Library的名称和路径。
如果只建立进行SPICE模拟的线路图，Technology部分选择Don’t need a techfile选项。
如果在库中要创立掩模版或其它的物理数据（即要建立除了schematic外的一些view），则须选择Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。
7、建立单元文件(cell)：在Library Name中选择存放新文件的库，在Cell Name中输入名称，然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟)，在View Name中就会自动填上相应的View Name—schematic。
当然在Tool工具中还有很多别的工具，常用的像Composer－symbol、virtuoso－layout等，分别建立的是symbol、layout 的视图（view）。
集成电路版图设计师岗位工作总结汇报报告范文模板
××单位××单位集成电路版图设计师岗位……………………………………………………………个人工作总结报告汇报……………………………………………………………ANNUAL PERSONALJOB SUMMARY ……………………………………………………………部门：XXXX-XX XX XXXX-XX岗（职）位：XXXX-XX XX XXXX-XX姓名：XXXX-XX XX XXXX-XX（共5100字，可删改）20XX年XX月XX日目录目录 (2)一、岗位履职履责情况 (3)1.1日常工作 (3)1.2协助管理 (4)1.3新建工作 (5)二、出勤与团队建设 (5)2.1出勤情况 (5)2.2思想情况 (6)2.3团队合作 (6)三、学习与个人成长情况 (6)3.1业务理论学习 (6)3.2管理能力提升 (7)3.3实践本领提高 (7)四、不足与改进 (8)4.1不足之处 (9)4.2整顿整改建议 (9)五、展望与规划 (10)5.1总结回顾 (10)5.2近期目标 (11)5.3远期目标 (11)5.4工作打算 (12)20XX年度个人工作总结充实而又忙碌的一年过去了，作为XX单位（部门）的一名集成电路版图设计师，在丰富自我阅历的同时，工作战果也得到了进一步的提升。
20XX年，我在XX单位（部门）领导及各位同事的支持与帮助下，严格要求自己，按照XX 单位（部门）的要求，较好地完成了自己作为一名集成电路版图设计师的本职工作。
通过一年来的学习与工作，我在工作模式上有了新的突破，工作方式有了新的改进，在负责XX工作时能以公正、公开、公平的原则做好服务和管理。
现根据自身工作的实际情况，我对自己的工作做出分析评定，总结经验教训，提出改进方法，以便使自己在今后的工作中能惩前毖后，扬长补短，为今后不断改进工作方法，提高工作效率提供依据，以期使自己成为一名更优秀的集成电路版图设计师，为XX单位（部门）做出更大的贡献。
集成电路CAD实验报告
集成电路CAD实验报告姓名：席悦学号：2120503018 班级：微电子31班一、实验目的：通过设计一个简单的缓冲器的原理图到最终的版图，对Cadence的Composer，Analog Design Environment，Virtuoso，Assura等各大功能模块逐一了解，使学生掌握模拟集成电路设计的总体流程，为日后的学习、工作打下坚实的基础。
二、实验项目：1.缓冲器的设计：在配置好Cadence之后，进入Cadence的CIW界面。
为设计一个完整的缓冲器，首先需要设计一个反相器。
利用Cadence的电路编辑工具Composer-Schematic绘制如下图所示的inverter电路：之后利用此inverter Schematic 构建如下图所示的inverter Symbol：我们知道，一个Buffer是由两个Inverter组成，利用前边构建Inverter Schematic的方法，画出缓冲器Buffer的电路原理图：其中的反相器直接调用之前做好的Inverter的Symbol。
同样的，利用此缓冲器的原理图生成相应的缓冲器Symbol图：之后构建仿真电路，对所设计的Buffer电路进行电路仿真（ADE）。
仿真电路图如下：在仿真过程中，我们分别采用tt，ss，ff工艺角进行仿真，得到了如下的波形图和仿真数据：①tt工艺角：其相应数据参数为：Marker, /I5/V1, /OUT, /INM0: Y, 900mV, 900mV, 900mVx[0], 111.36ps, 778.31ps, 50psx[1], 5.1063ns ,5.9952ns, 5.05ns②ss工艺角：其相应数据参数为：Marker, /I5/V1, /OUT, /INM0: Y, 900mV, 900mV, 900mVx[0], 121.55ps, 927.99ps, 50psx[1], 5.1155ns, 6.1676ns, 5.05ns③ff工艺角：其相应数据参数为：Marker, /I5/V1, /OUT, /INM0: Y, 900mV, 900mV, 900mVx[0], 103.43ps, 653.72ps, 50psx[1], 5.0984ns, 5.8613ns, 5.05ns④分析总结：通过对不同工艺角的仿真，可以清晰的看到ss的上升延迟和下降延迟时间最长，而ff的上升延迟和下降延迟最短，而tt工艺角是上升延迟和下降延迟的典型值。
集成电路版图设计
《集成电路版图设计》课内实验学院：信息学院专业班级：学号：学生姓名：指导教师：模拟集成电路版图设计集成电路版图是电路系统与集成电路工艺之间的中间环节，是一个不可少的重要环节。
通过集成电路的版图设计，可以将立体的电路系统变为一个二维的平面图形，再经过工艺加工还原于基于硅材料的立体结构。
因此，版图设计是一个上承的电路系统，下接集成电路芯片制造的中间桥梁，其重要性可见一斑。
但是，集成电路版图设计是一个令设计者感到困惑的一个环节，我们常常感到版图设计似乎没有什么规矩，设计的经验性往往掩盖了设计的科学性，即使是许多多年版设计经验的人有时候也说不清楚为何要这样或者那样设计。
在此，集成电路版图设计是一门技术，它需要设计者具有电路系统原理与工艺制造方面的基础知识。
但它更需要设计者的创造性，空间想象力和耐性，需要设计者长期工作的经验和知识的积累，需要设计者对日异月新的集成电路发展密切关注和探索。
一个优秀的版图设计者对于开发超性能的集成电路是极其关键的。
在版图的设计和学习中，我们一直会面临匹配技术降低寄生参数技术熟悉电路作用（功能，频率）电流密度的计算（大电流和小电流的电流路径以及电流流向）等这些基本，它们也是最重要的问题。
版图的设计，从半导体制造工艺，到最后的后模拟过程都是非常关键的，里面所涉及的规则有1500——2000条，一些基本问题的解决方法和设计的调理化都将在下面提及。
模拟集成电路版图设计流程：阅读研究报告理解电路原理图了解电路的作用熟悉电流路径晶大小知道匹配器件明白电路中寄生，匹配，噪声的产生及解决方案对版图模块进行平面布局对整个版图进行平面布局熟练运用cadence软件进行版图绘制Esd的保护设计进行drc与lvs检查整理整个过程中的信息时刻做记录注意在设计过程中的交流集成电路制造工艺双极工艺：Cmos（p阱）工艺：版图设计经验总结：1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.2 Cell名称不能以数字开头.否则无法做DRACULA检查.3 布局前考虑好出PIN的方向和位置4 布局前分析电路，完成同一功能的MOS管画在一起5 对两层金属走向预先订好。
集成电路版图实习报告
集成电路版图实习报告青岛科技⼤学本科毕业实习（报告）实习地点：__________________________________实习名称：__________________________________指导教师__________________________学⽣姓名__________________________学⽣学号_________________________________________________________院（部）____________________________专业________________班___2011___年 ___⽉ _19_⽇0708040207 信息学院集成电路设计与集成系统 072 3 青软实训集成电路版图设计尺⼨的上限以及掩膜版之间的最⼤套准偏差，⼀般等于栅长度的⼀半。
它的优点是版图设计独⽴于⼯艺和实际尺⼨。
2、以微⽶为单位也叫做“⾃由格式”：每个尺⼨之间没有必然的⽐例关系，以提⾼每⼀尺⼨的合理度。
⽬前⼀般双极集成电路的研制和⽣产，通常采⽤这类设计规则。
在这类规则中，每个被规定的尺⼨之间，没有必然的⽐例关系。
这种⽅法的好处是各尺⼨可相对独⽴地选择，可以把每个尺⼨定得更合理，所以电路性能好，芯⽚尺⼨⼩。
缺点是对于⼀个设计级别，就要有⼀整套数字，⽽不能按⽐例放⼤、缩⼩。
在本次实习中，使⽤的设计过则是Winbond的HiCMOS 0.5um 3.3V LOGIC DESIGN RULES, 其process route 为C054FI.。
3、集成电路版图设计⼯具著名的提供IC 版图设计⼯具的公司有Cadence、、Synopsys、Magma、Mentor。
Synopsys 的优势在于其逻辑综合⼯具，⽽Cadence和Mentor则能够在设计的各个层次提供全套的开发⼯具。
在晶体管级和基本门级提供图形输⼊⼯具的有Cadence的composer、Viewlogic公司的viewdraw。
集成电路与工艺版图设计
DC-DC 变换器中误差放大器AMP 模块版图设计1 DC —DC 变换器中误差放大器AMP 模块电路误差放大器是整个变换器电路的核心，从原理上说，误差放大电路内部实质上是一个具有高放大倍数的多级直接耦合放大电路。
误差放大器的电路结构如下：V I NR40V1DC = 3VR5误差放大器的原理图如下：L = 2u版图是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸，电阻电容大小等器件相关的物理信息数据。
版图设计是创造工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状，尺寸以及不同工艺层的相对位置的过程。
其设计目标有以下三方面：1. 满足电路功能，性能指标，质量要求；2. 尽可能节省面积，以提高集成度，降低成本；3. 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。
下面是我对误差放大器AMP模块版图设计及仿真的过程。
2DC—DC变换器中误差放大器AMP模块版图设计及仿真２.１版图设计的前仿真２.１.１替换及其他基本设置此次版图所用工艺为MOSIS/ORBIT 1.2u SCNA。
（设置替换路径为：C:\program files\Tanner EDA\Tanner Tools v13.1\L-Edit andLVS\Tech\Mosis\morbn12）替换设置后，将设置-设计-technology下的technology to micro map 改为：1 Lambda=microns。
２.１.２版图的基本绘制下面为常用的CMOS工艺版图与工艺的关系：（1）N阱：做N阱的封闭图形处，窗口注入形成P管的衬底（2）．有源区：做晶体管的区域（G,D,S,B区），封闭图形处是氮化硅掩蔽层，该处不会长场氧化层（3）．多晶硅：做硅栅和多晶硅连线。
封闭图形处，保留多晶硅。
（4）．有源区注入：P+,N+区。
做源漏及阱或衬底连接区的注入（5）．接触孔：多晶硅，扩散区和金属线1接触端子。
（6）．金属线1：做金属连线，封闭图形处保留铝（7）．通孔：两层金属连线之间连接的端子（8）．金属线2：做金属连线，封闭图形处保留铝①NMOS与PMOS的绘制绘制NMOS要用到的图层有Active、N Select、Poly、Active Contact、Metal1，而PMOS管的版图绘制需要用到N Well、Active、P Select、Poly、Active Contact、Metal1，其中Poly的长度就是晶体管的L，Active的高度就是晶体管的W。
数字集成电路设计实验报告
数字集成电路设计实验报告Prepared on 24 November 2020哈尔滨理工大学数字集成电路设计实验报告学院：应用科学学院专业班级：电科12 - 1班学号： 32姓名：周龙指导教师：刘倩2015年5月20日实验一、反相器版图设计1.实验目的1）、熟悉mos晶体管版图结构及绘制步骤；2）、熟悉反相器版图结构及版图仿真；2. 实验内容1）绘制PMOS布局图；2）绘制NMOS布局图；3）绘制反相器布局图并仿真；3. 实验步骤1、绘制PMOS布局图：(1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察；2、绘制NMOS布局图：(1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览；3、绘制反相器布局图：(1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice模拟；4. 实验结果nmos版图pmos版图反相器的版图反相器的spice文件反相器的仿真曲线5.实验结论通过对仿真曲线的分析，当输入为高电平时，输出为低电平；当输入为低电平时，输出为高电平。
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集成电路幅员设计报告
一．设计目的：
1.通过本次实验，熟悉L-edit软件的特点并掌握使用L-edit软件的流程和设计方法；
2.了解集成电路工艺的制作流程、简单集成器件的工艺步骤、集成器件区域的层次
关系，与此同时进一步了解集成电路幅员设计的λ准那么以及各个图层的含义和设计规
那么；
3.掌握数字电路的根本单元CMOS的幅员，并利用CMOS的幅员设计简单的门电
路，然后对其进展根本的DRC检查；
4.掌握C)B(AF•的掩模板设计与绘制。
二．设计原理：
1、幅员设计的目标：
幅员 〔layout〕 是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各
层拓扑定义等器件相关的物理信息数据。幅员设计是创立工程制图〔网表〕的准确的物
理描述过程，即定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置的过程。其
设计目标有以下三方面：
① 满足电路功能、性能指标、质量要求；
② 尽可能节省面积，以提高集成度，降低本钱；
③尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。
2、幅员设计的内容：
①布局：安排各个晶体管、根本单元、复杂单元在芯片上的位置。
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②布线：设计走线，实现管间、门间、单元间的互连。
③尺寸确定：确定晶体管尺寸〔W、L〕、互连尺寸〔连线宽度〕以及晶体管与互连
之间的相对尺寸等。
④幅员编辑〔Layout Editor 〕:规定各个工艺层上图形的形状、尺寸和位置。
⑤布局布线〔Place and route 〕：给出幅员的整体规划和各图形间的连接。
⑥幅员检查〔Layout Check 〕：设计规那么检验〔DRC,Design Rule Check〕、电气规
那么检查〔ERC,Electrical Rule Check〕、幅员与电路图一致性检验〔LVS,Layout Versus
Schematic 〕。
三．设计规那么〔Design Rule 〕：
设计规那么是设计人员与工艺人员之间的接口与“协议〞， 幅员设计必须无条件
的服从的准那么，可以极大地防止由于短路、断路造成的电路失效和容差以及寄生效应
引起的性能劣化。设计规那么主要包括几何规那么、电学规那么以及走线规那么。其中
几何设计规那么通常有两类：
①微米准那么：用微米表示幅员规那么中诸如最小特征尺寸和最小允许间隔的绝对
尺寸。
②λ准那么：用单一参数λ表示幅员规那么，所有的几何尺寸都与λ成线性比例。
设计规那么分类如下：
1.拓扑设计规那么〔绝对值〕：最小宽度、最小间距、最短露头、离周边最短距离。
2.λ设计规那么〔相对值〕：最小宽度w=mλ、最小间距s=nλ、最短露头t=lλ、离周
边最短距离d=hλ〔λ由IC制造厂提供，与具体的工艺类型有关，m、n、l、h为比例因
子，与图形类形有关〕。
① 宽度规那么〔width rule〕：宽度指封闭几何图形的内边之间的距离。
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② 间距规那么〔Separation rule〕：间距指各几何图形外边界之间的距离。
同一工艺层的间距(spacing) 不同工艺层的间距(separation)
③ 交叠规那么〔Overlap rule〕
交叠有两种形式：
〔1〕一几何图形内边界到另一图形的内边界长度〔intersect〕
〔2〕一几何图形外边界到另一图形的内边界长度〔enclosure〕
Intersect enclosure
④因为物理构造直接决定晶体管的跨导、寄生电容和电阻，以及用于特定功能的硅
区，所以说物理幅员的设计与整个电路的性能〔面积、速度、功耗〕关系密切。 另一
方面，逻辑门精细的幅员设计需要花费很多的时间与精力。这在按照严格的限制对电路
的面积和性能进展优化时是非常需要的。但是，对大多数数字VLSI电路的设计来说，
自动幅员生成是更好的选择〔如用标准单元库，计算机辅助布局布线〕。为判断物理标
准和限制，VLSI设计人员对物理掩膜幅员工艺必须有很好的了解。因为物理构造直接
决定晶体管的跨导、寄生电容和电阻，以及用于特定功能的硅区，所以说物理幅员的设
计与整个电路的性能〔面积、速度、功耗〕关系密切 。CMOS逻辑门掩膜幅员的设计
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是一个不断反复的过程。首先是电路布局〔实现预期的逻辑功能〕和晶体管尺寸初始化
〔实现期望的性能标准〕。绘制出一个简单的电路幅员，在图上显示出晶体管位置、管
间的局部互连和接触孔的位置。
⑤MOSIS幅员设计规那么〔步骤举例〕：
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有了适宜的幅员构造后，就可以根据幅员设计规那么利用幅员编辑工具绘出掩膜
层。这个过程可能需要屡次反复以符合全部的设计规那么，但根本布局不应有太大的改
变。进展DRC〔设计规那么检查〕之后，就在完成的幅员上进展电路参数提取来决定实
际的晶体管尺寸，更重要的是确定每个节点的寄生电容。提取步骤完成后，提取工具会
自动生成一个详细的SPICE输入文件。在就可以使用提取的网表通过SPICE仿真确定
电路的实际性能，如果仿真出的电路性能〔如瞬态响应时间或功耗〕与期望值不相符，
就必须对幅员进展修改并重复上面的过程。幅员修改主要是对晶体管尺寸中的宽长比进
展修改。这是因为管子的宽长比决定器件的跨导和寄生源极和漏极电容。为了减小寄生
效应，设计者也必须考虑对电路构造进展局部甚至全部的修改。
⑥ 掩膜幅员设计流程图:
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四．设计内容：
1、设计一个CMOS反相器：
要求：采用N阱工艺完成CMOS反相器幅员的设计。
解析：
①P型MOS管必须放在n阱区。
②PMOS的有源区、n阱和n＋区的最小重叠区决定n阱的最小尺寸。
③n＋有源区同n阱间的最小间距决定了nMOS管和pMOS管的距离。
④通常，将nMOS管和pMOS管的多晶硅栅极对准，这样可以由最小长度的多晶
硅线条组成栅极连线。在一般幅员中要防止出现长的多晶硅连接的原因在于多晶硅线条
过高的寄生电阻和寄生电容会导致明显的RC延时。
⑤掩膜幅员的最后一步是在金属中形成输出节点VDD和GND接触孔间的局部互
连。
⑥掩膜幅员中的金属线尺寸通常由金属最小宽度和最小金属间距〔同一层上的两
条相邻线间〕决定。
⑦为了得到适宜的偏置，n阱区必须也有一个VDD接触孔。
每当有源区被nSelect包围时就形成n+
每当有源区被pSelect包围时就形成p+
每当多晶穿越n+区时就形成nFET
每当多晶穿越p+区时就形成pFET
假设无接触孔〔有源区接触、多晶接触、通孔〕，n+、p+、多晶硅、各层金属即使相互
穿插，也不会形成电连接
2、设计C)B(AF•：
设计规那么：多晶硅最小宽度为2λ
解析：设计步骤大体和S反相器差不多，只是过比CMOS反相器复杂，需注意各层
之间的连接关系。
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五．幅员绘制结果：
1． CMOS反相器的幅员设计结果
① 有错误的幅员
② 正确的幅员
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2.
C)B(AF•
的幅员设计结果：
① 有错误的结果
② 正确的幅员
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六．幅员设计与绘制的体会总结：
通过这次L-edit软件的训练，我已经初步的掌握了L-edit软件的根本操作方法，并
能够独立的运用该软件设计幅员，灵活的根据要求绘制幅员，我想这对我今后学习或者
工作大有裨益，今后，我要更多的运用该软件，到达熟练掌握的目的，在我们锻炼动手
能力的同时，学到更多的有关专业知识。
这次幅员设计我做的是CMOS反相器和C)B(AF•的设计。在我做集成电路幅
员设计过程中的困难之一是分不清楚集成器件的工艺层次构造。第一次使用L-edit软件
设计幅员设计的过程中，对于工艺局部的尺寸调节这个环节是个相当繁琐的工作。不过
在后来的摸索中我熟悉使用了Bottom left corner and dimensions的调节规那么，方便了我
后来的幅员设计与调节。
在做集成电路幅员设计的过程中，我觉得这样做可以提高幅员制作效率。再设计出
电路的前提下，熟悉设计规那么后，在编辑界面上先依据设计规那么大概绘制出幅员构
造，进展DRC仿真后再依次改正错误。调节各局部尺寸的过程中show box coordinates
项选择Bottom left corner and dimensions，我觉得这个调节相比照拟方便。
尽管在集成电路幅员设计的过程中遇到了很多问题，但是通过这次集成电路幅员设
计让我再次认识到英语以及自我学习能力的重要性。