7-4-HDL基本建模方法 [兼容模式]

集成电路设计方法--HDL基本建模方法HDL基本建模方法目录⏹Verilog HDL基本语法结构⏹数字系统建模Verilog HDL⏹Verilog HDL的通常建模方法⏹设计技巧⏹有限状态机的设计Verilog 与C 的区别CVerilog组成函数模块通过函数名及端口变量调用通过模块名及端口变量调用按行依次执行可以并行执行同时间执行顺序按行依次执行，顺序结构可以并行执行，同一时间内同时执行时序概念无延迟存在延迟语法限制灵活语法规则限制多，如判断语句有限，需要有数字电路知识逻辑功能定义在V il块中有种法描路⏹在Verilog模块中有3种方法可以描述电路的逻辑功能：辑（1）用assign语句i(b&)连续赋值语句常用于描述assign x = ( b & ~c )；组合逻辑门元件例化（2）用元件例化（instantiate）and myand3( f,a,b,c)；例化元件名门元件关键字注1元件例化即是调用Verilog HDL提供的元件注1：元件例化即是调用Verilog HDL提供的元件；注2：模块元件例化；注3：每个实例元件的名字必须唯一！以避免与其4它调用元件的实例相混淆。

注4：例化元件名也可以省略！（3）用“always”块语句always@(posedge clk)//每当时钟上升沿到来时执行一遍块内语句beginif(load)out=data;//;同步预置数据elseout data+1+cin;//加1计数=end注1：“always”块语句常用于描述时序逻辑，也可描述组合逻辑。

注2：“always”块可用多种手段来表达逻辑关系，如用if-else语句或case语句。

注3：“always”块语句与assign语句是并发执行Verilogmodule<顶层模块名>(<输入输出端口列表>)；Verilog HDL基本结构小结Verilog程序是由模块构成的。

每个模块嵌套在module和endmodule声明语句中。

模块是可以进行层次嵌套的。

每个源文件中只准有一个顶层模块其他为子模 Verilog源文件中只准有个顶层模块，其他为子模块。

每个模块要进行端口定义并说明输入输出端口然后 每个模块要进行端口定义，并说明输入输出端口，然后对模块的功能进行定义描述。

程序书写格式自由行可以写几个语句个语句也 程序书写格式自由，一行可以写几个语句，一个语句也可以分多行写。

除了d d l语句b i d语句外般每 endmodule语句、begin_end等少数语句外，一般每个语句和数据定义的最后必须有分号。

可用/**///对程序的任何部分作注释加上必要的8 /*.....*/和//...对程序的任何部分作注释。

加上必要的注释，以增强程序的可读性和可维护性。

目录⏹Verilog HDL基本语法结构⏹数字系统建模Verilog HDL⏹不同抽象级别的Verilog HDL模型⏹设计技巧⏹有限状态机的设计数字系统建模完成简单的运算，如多路选择器、逻完成与运算过程相关的控制信号，以控制运算结果的存辑运算、算术运算信号以控制算结果的存储或读取存储中的数据组合逻辑设计注意：设计不合适，组合逻辑有可能形成锁存器组合逻辑设计函数的定义：通过关键词function 和endfunction 定义不能包含输出端口和双向端口，但可以有多个输入端口:function [range] function_id;f ti[]f ti idinput_declarationother_declarationsother declarationsprocedural_statementendfunction其中:function 函数定义结构的开始f ti[range] 函数返回值的类型或位宽function_id 所定义函数的名称function id组合逻辑设计⏹always 语句敏感信号类型有边敏感型电敏感型⏹:有边沿敏感型和电平敏感型。

⏹每一个过程最好只由一种类型的敏感信号来触发而发，而不要将边沿敏感型和电平敏感型信号列在一起常用于描述常用于描述always的时间控制可以为沿触发，也可为电平触发。

时序逻辑组合逻辑寄存器、计数时序逻辑设计器、分频器(posedge clk or posedge ena or negedge rst)时序逻辑设计时序逻辑设计目录⏹Verilog HDL基本语法结构⏹数字系统建模Verilog HDL⏹Verilog HDL的通常建模方法⏹设计技巧⏹有限状态机的设计4选1数据选择器门级电路注：这里省略了所有的例化门元件名称！Verilog HDL的行为级描述1.逻辑功能描述——算法级]用逻辑表达式实现4选1数据选择器[例3.12.2] 用逻辑表达式实现4选1数据选择器module mux4_1(out,in1,in2,in3,in4,cntrl1,cntrl2);p;output out;input in1,in2,in3,in4,cntrl1,cntrl2;g|assign out=(in1 & ~cntrl1 & ~cntrl2) |(in2 & ~cntrl1 & cntrl2) |(in3 & cntrl1 & ~cntrl2) |(in4 & cntrl1 & cntrl2) ;endmoduleVerilog HDL的行为级描述2.条件运算符描述——算法级[例3.12.4]用条件运算符描述4选1数据选择器module mux4_1(out,in1,in2,in3,in4,cntrl1,cntrl2);output out;input in1,in2,in3,in4,cntrl1,cntrl2;assign out= cntrl1? (cntrl2? in4 :in3) : (cntrl2? in2 :in1) ;endmodule当cntrl1=1时当cntrl1=0时注：更抽象！且耗用器件资源更多！执行执行Verilog HDL的行为级描述3.case语句描述——系统级只需道输与输出间的真值表门——只需知道输入与输出间的！比门级和采用逻辑功能描述都简洁！[例]用语句描述选数据选择器3.12.3用case语句描述4选1数据选择器module mux4_1(out,in1,in2,in3,in4,cntrl1,cntrl2);output out;input in1,in2,in3,in4,cntrl1,cntrl2;input in1in2in3in4cntrl1cntrl2;reg out;always @(in1 or in2 or in3 or in4 or cntrl1 or cntrl2)case({cntrl1,cntrl2})({cntrl1cntrl2})2’b00:out=in1;2’b01:out=in2;2’b10:out=in3;2’b10t i32’b11:out=in4;default :out=1’bx;endcaseendmodule采用的描述级别越高，设计越容易，程序代码越简单；但耗用器件资源更多。

对特定综合器，可能无法将某但耗用器件资源更多对特定综合器可能无法将某些抽象级别高的描述转化为电路！基描件型仿真合 基于门级描述的硬件模型不仅可以仿真，而且可综合，且系统速度快。

所有Verilog HDL编译软件只是支持该语言的一个子集。

一般用算法级（写出逻辑表达式）或RTL级来描述逻辑功能，尽量避免用门级描述，除非对系统速度要求比较高的场合才采用门级描述。

建议：在进行设计前，一定要仔细控制模块和数据流的结构划分1．一个变量不能在多个always块中被赋值！1个变量不能在多个l块中被赋值！ [例] 带异步清零、异步置位的D触发器错误的写法1．一个变量不能在多个always块中被赋值！[例] 带异步清零、异步置位的D触发器正确的写法2．在always块语句中，当敏感信号为两个以上的时钟边沿触发信号时应注意不以上的时钟边沿触发信号时，应注意不要使用多个if语句！以免因逻辑关系描述不清晰而导致编译错误。

[]在数码管扫描显示电路中设计一 例] 在数码管扫描显示电路中，设计个中间变量，将脉冲信号start转变为电平信号bl 信号enable 。

always@(posedge start or posedge reset)y @(p g p g )if (reset)enable <=0;if (start)enable<=1;always@(posedge start or posedge reset)if (reset)enable <=0;正确的写法(ese )e b e 0;else enable<=1;3．当输出信号为总线信号时，一定要在I/O说明中指明其位宽！否则在生成逻辑符号时，输出信号被误认为是单个信号，而没有标明位宽，就不会当个信号没有标位宽就会当成总线信号。

[例] 声明一个位宽为5的输出信号run cnt，其类型为reg型变量。

_其类型为g型变量。

t t[40]t这里定要指明位宽！正确的写法output[4:0]run_cnt;//这里一定要指明位宽！reg[4:0]run_cnt;设计技巧4．注意区分阻塞赋值和非阻塞赋值的区别。

⏹在一个源程序中，要么都采用阻塞赋值语句，要么都采用非阻塞赋值语句，最好不要混合要么都采用非阻塞赋值语句最好不要混合使用，否则可能逻辑关系出错！为易综合建议均采用非塞赋值句⏹为易于综合，建议均采用非阻塞赋值语句！⏹阻塞性过程(blocking)赋值方式（b=a)⏹赋值语句执行完后，块才结束⏹b 的值在赋值语句执行结束后立刻就改变⏹可能会产生意想不到的结果⏹非阻塞性过程(non_blocking)赋值方式(_g)（b<=a)⏹块结束后才完成赋值操作⏹b 的值并不是立刻改变⏹较为常用的赋值方式5、避免锁存器6、避免多重驱动7、避免上升沿、下降沿同时触发8、共享资源目录⏹Verilog HDL基本语法结构⏹数字系统建模Verilog HDL⏹不同抽象级别的Verilog HDL模型⏹设计技巧⏹有限状态机的设计有限状态机的设计FSM构成⏹状态寄存器：当前状态（现态）寄存器　⏹组合逻辑电路：下一状态（次态）组合逻辑⏹下状态（次态）组合逻辑⏹输出组合逻辑有限状态机的设计两段式:使用2个always模块描述输出有不足？一个always模块采用同步时序描述状态转移一个always模块采用组合逻辑描述状态转移规律个l输出在组合逻辑模块中与状态转移同时进行有限状态机的设计三段式:使用3个always模块描述同步寄存器输出，输出如何？一个always模块采用同步时序描述状态转移；个always模块采用组合逻辑描述状态转移规律；一个一个always模块使用同步时序电路描述每个状态的输出总结⏹Verilog HDL基本语法结构⏹数字系统建模Verilog HDL⏹不同抽象级别的Verilog HDL模型⏹设计技巧⏹有限状态机的设计总结⏹数字电路建模分为组合电路与时序电路⏹所有Verilog 编译软件只是支持该语言的一个子集，采用的描述级别越高，设计描述越容易，程序代码越简单；的描述级别越高设计描述越容易程序代码越简单逻辑综合可以优化的空间也越大，但对特定综合器，可能无法将某些抽象级别高的描述转化为电路！⏹基于门级描述的硬件模型不仅可以仿真，而且可综合，往往应用在对系统速度有特定要求的场合。