数字电路第五章 锁存器和触发器
数电基础---锁存器，触发器与寄存器
数电基础---锁存器，触发器与寄存器
你强任你强，清风过⼭岗
你横任你横，明⽉照⼤江
少说多做
锁存器，触发器与寄存器
在数字电路中需要具有记忆功能的逻辑单元。能够存储1位⼆值信号的基本单元电路统称为触发器。
触发器具有两个基本特点：
1，具有两个能⾃⾏保持的稳定状态，⽤来表⽰逻辑状态的0和1，或⼆进制数的0和1。(能保持)
2，在触发信号的操作下，根据不同的输⼊信号可以置成1或0状态。（能置位）
这⾥定义⾥⾯的触发信号很重要，触发器重要的在于触发
锁存器
锁存器与触发器的区别在于触发信号的有⽆
锁存器的置1和置0操作是由输⼊的置1或置0信号直接完成的，不需要触发信号的触发。
SR锁存器⽤两个或⾮门组成的SR锁存器结构
SR锁存器也可以⽤两个与⾮门来组成
SR锁存器的真值表
这⾥拿与⾮门组成的SR锁存器来分析
当S
D′
为0，R
D′
为1的时候，因为与⾮门的作⽤，Q为1，Q′
为0。（置位）
当R
D′
为0，S
D′
为1的时候，因为与⾮门的作⽤，Q′
为1，Q为0。（复位）
当R
D′
为1，S
D′
也为1的时候，因为与⾮门的作⽤，Q与Q′
的值将保持不变。（对于上⾯的与⾮门来说，1与Q′
先进⾏与运算为Q′
，再进⾏⾮运
算得到的输出为Q）（保持）
当R
D′
为0，S
D′
也为0的时候，因为与⾮门的作⽤，Q为1，Q′
也为1。如果下⼀时刻S
D′
为0，R
D′
为1的时候，Q为1，Q′
为0，就⼜回到了置位
的状态，这种情况下好像没什么事情，只不过中间出现Q与Q′
全为1的情况，每个状态我们都是可以确定的。但如果R
D′
为0，S
D′
也为0，下
⼀时刻R
D′
为1，S
D′
也为1，因为两个门期间的输出延时不同，会造成输出结果的不确定性，⽐如两个器件的输出延时相同，则会导致输出都
为0，之后输出都为1，之后反复震荡......如果上⾯的与⾮门输出⽐较快，则Q为0，下⾯的门电路再输出为1,如果下⾯的⽐较快也同理，这就
会出现，如果输⼊全为0，再全为1，会导致输出结果的不确定性，在使⽤这种锁存器时，要注意不能出现这种情况，应该避免出现这种情
电路中的触发器与锁存器的原理与应用
电路中的触发器与锁存器的原理与应用
在电子学中，触发器和锁存器是两种重要的数字电路元件，常用于存储和控制信号。它们的原理和应用是学习数字电路的基础内容。
一、触发器的原理与应用
触发器是一种电子开关，可以通过外部输入信号改变其内部状态。常见的触发器有RS触发器、D触发器、JK触发器和T触发器等。
以RS触发器为例，其原理是基于反馈原理和逻辑门的工作方式。RS触发器有两个输入端S和R，一个输出端Q和其反相输出端Q'。当输入为特定状态时，触发器的输出会被保持。当输入信号变化时，触发器的输出也会相应改变。
触发器的应用广泛，其中一个重要的应用领域是存储器的设计。在计算机的存储器中，触发器被用来存储和读取信息。例如，SRAM（静态随机存储器）就是使用了大量的触发器作为存储单元。此外，触发器还可以用于时钟电路、序列电路以及数字系统中的状态控制。
二、锁存器的原理与应用
锁存器是一种能够存储数据并将其保持不变的电路。它能够在需要时暂停或延迟信号的传输。常见的锁存器有D锁存器、JK锁存器和SR锁存器等。 以D锁存器为例，它的原理是将输入信号直接存储在锁存器中，并在时钟信号的控制下将其放大到输出端。D锁存器可以用于时序电路和通信系统中的信息存储和传输。
锁存器的应用非常广泛。在数字系统中，锁存器常被用于存储并行输入数据，延迟信号传输和数据同步。在通信系统中，锁存器可以用于接收和发送信号的同步和缓冲。此外，锁存器还可以用于编解码器、计数器和频率分频器等电路中。
三、触发器和锁存器的区别与联系
虽然触发器和锁存器有相似之处，但它们也存在一些区别和联系。
首先，触发器和锁存器都是用来存储信息的电子元件，但触发器是有状态的，而锁存器是无状态的。触发器的输出依赖于输入信号的变化，而锁存器的输出则保持在一个特定的状态。
其次，触发器和锁存器在应用方面也有区别。触发器常用于时序电路和状态控制，可以用来实现各种逻辑功能。而锁存器则主要用于存储和传输信号，用来实现数据的存储和延迟传输。
校招基础——锁存器和触发器
校招基础——锁存器和触发器
基本概念1、名词解释
锁存器（latch）是电平触发的存储单元，数据存储的动作取决于输⼊时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时，输出才会随着数据输⼊发⽣变化。
触发器（flipflop）是边沿敏感的存储单元，数据存储的动作由某⼀信号的上升或者下降沿⾏同步的。（钟控D触发器其实就是D锁存器，边沿D触发器才是真正的D触发器）
寄存器（register）是⽤来暂时存放参与运算的数据和运算结果。在实际的数字系统中，通常把能够⽤来存储⼀组⼆进制代码的同步时序逻辑电路称为寄存器。
2、锁存器和触发器的区别
锁存器同其所有的输⼊信号相关，是电平触发，当输⼊信号变化时锁存器就变化，没有时钟端，属于异步电路设计，时序分析困难且浪费⼤量芯⽚资源。
触发器受时钟控制的边沿触发，只有在时钟触发时才采样当前的输⼊产⽣输出，当然因为锁存器和触发器⼆者都是时序逻辑，所以输出不但同当前的输⼊相关，还同上⼀时间的输出相关。
3、触发器、锁存器、寄存器的区别？
由于触发器内有记忆功能，因此利⽤触发器可以⽅便地构成寄存器。由于⼀个触发器能够存储⼀位⼆进制码，所以把n个触发器的时钟端⼝连接起来就能构成⼀个存储n位⼆进制码的寄存器。从寄存数据的⾓度来讲，寄存器和锁存器的功能是相同的；它们的区别在于寄存器是同步时钟控制，⽽锁存器是电位信号控制。
4、锁存器有哪些缺点？
锁存器在不锁存数据时，输出端的信号随输⼊信号变化，就像信号通过⼀个缓存器⼀样；⼀旦锁存信号起锁存作⽤，则数据被锁住，输⼊信号不起作⽤。因此锁存器也称为透明锁存器，指的是不锁存时输出对输⼊是透明的。此外锁存器还有以下⼀些缺点：
（1）对⽑刺敏感，不能异步复位，所以上电后处于不确定的状态。
（2）锁存器会使静态时序分析变得⾮常复杂。
（3）在 FPGA 中，基本的单元时由查找表和触发器组成的，若⽣成锁存器反⽽需要更 多的资源。
5、触发器有哪些类型？
根据逻辑功能不同：RS触发器、D触发器、JK触发器、T触发器和T'触发器等。
寄存器,触发器,锁存器之间的区别与联系
寄存器，触发器，锁存器之间的区别与联系
寄存器一般是边沿触发的触发器，电路里叫register，而触发器就是楼上所说的各种逻辑门
构成的包含电平触发和边沿触发的两种，而锁存器则是电平触发的。所以一般说来，我们只
叫寄存器和锁存器两种，在时序电路中寄存器的作用就是只在时钟的边沿有效传输data
（setup time和hold time满足），而锁存器则在有效电平器件都可以传输data
寄存器:register，由时钟沿触发的，一般是主从的,我们这数字电路里也学过主要是由传输门
和反向器构成,应用很广！
锁存器:latch，由电平触发,有很很多种，有我们数字电路里学的JK,RS等，一般是用传输门
和反向器构成构成在较多，其优点是面积小，但时序分析较困难!
触发器一般是指寄存器:flip-flop
D触发器上电时Q和Q非的电平是怎样的？
D触发器刚上不定的。只有当有反馈后才知道。可以在R、S端加RC延时电路来预制初态
锁存器
在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存
器．由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能
够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制
码的寄存器。锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）
信号的电平值，尽当锁存器处于使能状态时，输出才会随着数据输入发生变化。
触发器
触发器是边沿敏感的存储单元，数据存储的动作有某一信号的上升或者下降沿进行同步的。
在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存
器．由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。由于一个触发器能
够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制
码的寄存器。寄存器用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运
算结果。其实寄存器就是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。
寄存器、锁存器和触发器傻傻分不清
寄存器、锁存器和触发器傻傻分不清
你有没有遇到过这样奇怪的事：你一直以为自己知道某件事，但当你试着向别人解释它时，你才发现自己的论述中存在漏洞和逻辑上的差异？这就是我最近所遇到的情况，当时有人问我锁存器和触发器之间的区别，以及为什么它们都与寄存器有关。
取决于一个人的背景，这在电子学中可能是个有点主观的领域，而随着术语的不断发展，我们又可能对此产生进一步混淆。因此，本文要做的就是以我的理解来解释这些事物，然后欢迎各位专家发表评论，以便了解我的观点是否获得认同。
寄存器和寄存器文件
我们在微控制器（MCU）等电子系统中存储数据的方式之一是在寄存器中。一些寄存器由一个位/比特组成，而另一些寄存器由多个位组成。“寄存器文件”一词则是指一组共享通用功能和目的的寄存器。
寄存器的特性与半导体存储器相类似，例如每个基元/单元可存储一个二进制数字或位（以0或1的形式表示）。但是，存储器往往用于存储相对大量的信息（指令和数据），而寄存器则更趋于专业化，用于实现记住配置和控制信息、保存输入/输出值，以及临时存储逻辑或算术运算结果等任务。
另一个区别是存储单元往往相对简单，需要尽可能少地使用晶体管来完成工作。这是因为它们太多了，因此就功耗而言应保持小巧、快速和简约。相比之下，寄存器由于数量要少得多，因此在大小和功耗方面约束就比较少，并且通常具有与硬件相关的更高级的特殊控制和功能。
锁存器和触发器
每个寄存器单元的核心都是一个双稳态电路，据此就可以以0或1的形式存储信息。这种电路可能有一个或多个控制输入，可能有一个数据输入，以及一个或两个输出。如果有第二个互补的QB输出存在，那么它将呈现与主输出Q相反或互补的逻辑值。
就控制信号而言，这种电路可以是电平触发（异步，透明或不透明）或边沿触发（同步或时钟）方式。前者的一个例子是置位复位锁存器（SR锁存器），后者的一个例子是数据型触发器（D型触发器），详见图1。
图1：SR锁存器和D型触发器的图形符号及真值表对比。
锁存器与触发器(D类)
锁存器Latch概述
锁存器（Latch）是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存，其次完成高速的控制器与慢速的外设的不同步问题，再其次是解决驱动的问题，最后是解决一个I/O口既能输出也能输入的问题。锁存器是利用电平控制数据的输入，它包括不带使能控制的锁存器和带使能控制的锁存器。
锁存器Latch结构
latch：锁存器，是由电平触发，结构图如下：
锁存器latch的优缺点
优点：
1、面积比ff小
门电路是构建组合逻辑电路的基础，而锁存器和触发器是构建时序逻辑电路的基础。门电路是由晶体管构成的，锁存器是由门电路构成的，而触发器是由锁存器构成的。也就是晶体管-》门电路-》锁存器-》触发器，前一级是后一级的基础。latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。
2、速度比ff快 用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部IO部件逻辑快许多。
缺点：
1、电平触发，非同步设计，受布线延迟影响较大，很难保证输出没有毛刺产生
2、latch将静态时序分析变得极为复杂
触发器Flip-flop结构
lip-flop：触发器，是时钟边沿触发，可存储1bitdata，是register的基本组成单位，结构图如下：
flip-flop的优缺点
优点：
1、边沿触发，同步设计，不容易受毛刺的印象
2、时序分析简单
缺点：
1、面积比latch大，消耗的门电路比latch多
锁存器Latch和触发器flipflop的区别
1、锁存器Latch和触发器flipflop
锁存器能根据输入端把结果自行保持;触发器是指由时钟边沿触发的存储器单元；由敏感信号（电平，边沿）控制的锁存器就是触发器； 2、写电路时，产生锁存器的原因
锁存器和触发器
锁存器和触发器
锁存器（Latch）和触发器（Flip-flop）是数字电路中常用的存储元件。它们能够存储一个或多个位的信息，并将其在需要的时候保持下去。在数字电路中，锁存器和触发器常用于存储、传输和操作数据。本文将介绍锁存器和触发器的基本原理、特性和应用。
1. 锁存器
锁存器是一种能够存储和保持输入信号状态的元件。它可以通过一个控制信号来控制存储和保持动作。常见的锁存器有SR锁存器、D锁存器和JK锁存器。
1.1 SR锁存器
SR锁存器是由两个交叉连接的与非门构成的。它有两个输入信号：S（Set）和R（Reset）。当S=1、R=0时，输入Q=1，输出Q’=0；当S=0、R=1时，输入Q=0，输出Q’=1；当S=0、R=0时，保持前一状态不变；当S=1、R=1时，无效。
SR锁存器的真值表如下：
S R Q Q’
0 0 Q Q’
0 1 0 1
1 0 1 0
1 1 禁止 禁止
1.2 D锁存器
D锁存器是由一个与非门和一个与门构成的。它只有一个输入信号D（Data）。当D=0时，输入Q=0，输出Q’=1；当D=1时，输入Q=1，输出Q’=0。
D锁存器的真值表如下：
D Q Q’
0 0 1
1 1 0
1.3 JK锁存器
JK锁存器是由两个与非门和一个与门构成的。它有两个输入信号J（Jump）和K（Kill）。当J=1、K=0时，输入Q=1，输出Q’=0；当J=0、K=1时，输入Q=0，输出Q’=1；当J=0、K=0时，保持前一状态不变；当J=1、K=1时，输入Q’=Q’的反相。 JK锁存器的真值表如下：
J K Q Q’
0 0 Q Q’
0 1 0 1
1 0 1 0
1 1 翻转 翻转
2. 触发器
触发器是一种特殊的锁存器，它能够根据时钟信号进行同步操作。触发器有很多种类，其中最常见的是D触发器、JK触发器和T触发器。
2.1 D触发器
D触发器是一个带有使能端的触发器，它只有一个输入信号D（Data），一个时钟信号CLK（Clock）和一个使能信号EN（Enable）。当EN=1时，D触发器的输出会根据D输入信号在时钟上升沿或下降沿发生变化。
第5章锁存器和触发器
锁存器和触发器
1．分析图1所示电路的功能，列出功能表。
S
R 1
1 &
& Q
Q
图1
2．若图2 a所示电路的初始状态为Q = 1，E、S、R端的输入信号如图2 b所示，试画出相应Q和Q端的波形。
R
E
S & & ≥1
≥1
G3 G1 G2 G4
Q4
Q3 Q
Q
E
R S
(a) (b)
图2
3．试用1片八D锁存器74HC373设计一个能锁存两位BCD码信号的锁存电路。假定三态输出使能端OE=0，锁存器原输出Q7Q6Q5Q4Q3Q2Q1Q0=10010100（94D），而输入为D7D6D5D4D3D2D1D0=10010101（95D），画出锁存器锁存新数据前、后使能端LE应输入的波形和相应Q0的波形。
4．触发器的逻辑电路如图4所示，确定其应属于何种电路结构的触发器。
&
& &
&
&
& &
& S
R G8
G7
G9 G5 G6
Q
Q
G3 G1 G2
G4
1 CP
图4
5．上升沿触发和下降沿触发的D触发器逻辑符号及时钟信号CP（CP）和D的波形如图5所示。分别画出它们的Q端波形。设触发器的初始状态为0。
1D
C1 Q
Q
D 1D
C1 Q
Q D
CP CP
D CP（CP）
图5
6．设下降沿触发的JK触发器初始状态为0，CP、J、K信号如图6所示，试画出触发器Q端的输出波形。
J
K CP
图6
7．逻辑电路如图7所示，试画出在CP作用下，0、1、2和3的波形。 ＞ ＞ 1S
C1
1R 1
CP Q0 1S
C1
1R Q0 Q1
Q1
EN A0 A1
1/2 74HCT139
0 1 2 3 1
Y0 Y1 Y2 Y3
CP
图7
8．电路如图8所示，设各触发器的初态为0，画出在CP脉冲作用下Q端波形。
＞
锁存器、触发器、寄存器和缓冲器的区别
锁存器、触发器、寄存器和缓冲器
一、锁存器
锁存器（latch）---对脉冲电平敏感，在时钟脉冲的电平作用下改变状态。
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。（简单地说，它有两个输入，分别是一个有效信号EN,一个输入数据信号DATA_IN，它有一个输出Q，它的功能就是在EN有效的时候把DATA_IN的值传给Q，也就是锁存的过程）。
锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。
应用场合：数据有效迟后于时钟信号有效。这意味着时钟信号先到，数据信号后到。在某些运算器电路中有时采用锁存器作为数据暂存器。
缺点：时序分析较困难。
不要锁存器的原因有二：1、锁存器容易产生毛刺，2、锁存器在ASIC（专用集成电路）设计中应该说比ff（触发器）要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源。（用CPLD（复杂可编程逻辑器件）和FPGA（现场可编程逻辑阵列）来进行ASIC设计是最为流行的方式之一）
优点：面积小。锁存器比FF快，所以用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部IO部件逻辑快许多。latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。
二、触发器
触发器（Flip-Flop，简写为FF），也叫双稳态门，又称双稳态触发器。是一种可以在两种状态下运行的数字逻辑电路。触发器一直保持它们的状态，直到
它们收到输入脉冲，又称为触发。当收到输入脉冲时，触发器输出就会根据规则改变状态，然后保持这种状态直到收到另一个触发。
数字电子技术基础 第五章、第六章习题参考答案
第五章锁存器和触发器
1、1nnQSRQ， 0SR
2、nQ， 0
3、32
4、T
7、CPABJKQ4-13题解图
8、 D=BA
第六章 时序逻辑电路
1、输入信号， 原来的状态
2、异
3、n
4、4， 4
5、反馈清零、反馈置数
6、N
7、状态方程和输出方程：
8、激励方程
状态方程
输出方程
Z=AQ1Q0
根据状态方程组和输出方程可列出状态表，如表题解6．2．4所示，状态图如图题解6。2．4所示。
14、
15、状态方程为：
24、解：74HC194功能由S1S0控制
00 保持， 01右移 10 左移 11 并行输入
当启动信号端输人一低电平时，使S1=1，这时有S。＝Sl＝1，移位寄存器74HC194执行并行输人功能，Q3Q2Q1Q0＝D3D2D1D0＝1110。启动信号撤消后，由于Q。＝0，经两级与非门后，使S1=0，这时有S1S0＝01，寄存器开始执行右移操作。在移位过程中，因为Q3Q2、Q1、Q0中总有一个为0，因而能够维持S1S0=01状态，使右移操作持续进行下去。其移位情况如图题解6，5，1所示。
该电路能按固定的时序输出低电平脉冲，是一个四相时序脉冲产生电路。