4538 CMOS 双精密单稳多谐振荡器
October 1987Revised January 1999CD4538BC Dual Precision Monostable
© 1999 Fairchild Semiconductor CorporationDS006000.prfwww.fairchildsemi.comCD4538BCDual Precision Monostable
General DescriptionThe CD4538BC is a dual, precision monostable multivibra-tor with independent trigger and reset controls. The deviceis retriggerable and resettable, and the control inputs areinternally latched. Two trigger inputs are provided to alloweither rising or falling edge triggering. The reset inputs areactive LOW and prevent triggering while active. Precisecontrol of output pulse-width has been achieved using lin-ear CMOS techniques. The pulse duration and accuracyare determined by external components RX and CX. Thedevice does not allow the timing capacitor to dischargethrough the timing pin on power-down condition. For thisreason, no external protection resistor is required in serieswith the timing pin. Input protection from static discharge isprovided on all pins.FeaturessWide supply voltage range: 3.0V to 15VsHigh noise immunity:0.45 VCC (typ.)sLow power TTL compatibility:Fan out of 2 driving 74Lor 1 driving 74LSsNew formula: PWOUT = RC (PW in seconds, R in Ohms,C in Farads)s±1.0% pulse-width variation from part to part (typ.)sWide pulse-width range:1 µs to ∞sSeparate latched reset inputssSymmetrical output sink and source capabilitysLow standby current:5 nA (typ.) @ 5 VDCsPin compatible to CD4528BC Ordering Code:
Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.Connection Diagram
Pin Assignments for DIP and SOIC
Top ViewTruth Table
H = HIGH LevelL = LOW Level↑ = Transition from LOW-to-HIGH↓ = Transition from HIGH-to-LOW = One HIGH Level Pulse = One LOW Level PulseX = IrrelevantOrder NumberPackage NumberPackage DescriptionCD4538BCMM16A16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150” Narrow BodyCD4538BCWMM16B16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-013, 0.300” Wide BodyCD4538BCNN16E16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300” Wide
InputsOutputsClearABQQLXXLHXHXLHXXLLHHL↓H↑Hwww.fairchildsemi.com2CD4538BCBlock DiagramRX and CX are External ComponentsVDD = Pin 16VSS = Pin 8Logic Diagram
FIGURE 1. 3www.fairchildsemi.comCD4538BC Theory of Operation
FIGURE 2. Trigger OperationThe block diagram of the CD4538BC is shown in Figure 1,with circuit operation following.As shown in Figure 1 and Figure 2, before an input triggeroccurs, the monostable is in the quiescent state with the Qoutput low, and the timing capacitor CX completely chargedto VDD. When the trigger input A goes from VSS to VDD(while inputs B and CD are held to VDD) a valid trigger isrecognized, which turns on comparator C1 and N-Channeltransistor N1(1). At the same time the output latch is set.With transistor N1 on, the capacitor CX rapidly dischargestoward VSS until VREF1 is reached. At this point the outputof comparator C1 changes state and transistor N1 turns off.Comparator C1 then turns off while at the same time com-parator C2 turns on. With transistor N1 off, the capacitor CXbegins to charge through the timing resistor, RX, towardVDD. When the voltage across CX equals VREF2, compara-tor C2 changes state causing the output latch to reset (Qgoes low) while at the same time disabling comparator C2.This ends the timing cycle with the monostable in the qui-escent state, waiting for the next trigger.A valid trigger is also recognized when trigger input B goesfrom VDD to VSS (while input A is at VSS and input CD is atVDD)(2).It should be noted that in the quiescent state CX is fullycharged to VDD, causing the current through resistor RX tobe zero. Both comparators are “off” with the total devicecurrent due only to reverse junction leakages. An addedfeature of the CD4538BC is that the output latch is set viathe input trigger without regard to the capacitor voltage.Thus, propagation delay from trigger to Q is independent ofthe value of CX, RX, or the duty cycle of the input wave-form.Retrigger OperationThe CD4538BC is retriggered if a valid trigger occurs(3) fol-lowed by another valid trigger(4) before the Q output hasreturned to the quiescent (zero) state. Any retrigger, afterthe timing node voltage at pin 2 or 14 has begun to risefrom VREF1, but has not yet reached VREF2, will cause anincrease in output pulse width T. When a valid retrigger isinitiated(4), the voltage at T2 will again drop to VREF1 beforeprogressing along the RC charging curve toward VDD. TheQ output will remain high until time T, after the last validretrigger.Reset OperationThe CD4538BC may be reset during the generation of theoutput pulse. In the reset mode of operation, an input pulseon CD sets the reset latch and causes the capacitor to befast charged to VDD by turning on transistor Q1(5). Whenthe voltage on the capacitor reaches VREF2, the reset latchwill clear and then be ready to accept another pulse. If theCD input is held low, any trigger inputs that occur will beinhibited and the Q and Q outputs of the output latch willnot change. Since the Q output is reset when an input lowlevel is detected on the CD input, the output pulse T can bemade significantly shorter than the minimum pulse widthspecification.
常用数字芯片大全
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产品
型号规格性能说明型号规格性能说明
名称
74LS
SN74LSOO四2输入与非门SN74LSO1四2输入与非门
SN74LSO2四2输入与非门SN74LS03四2输入与非门
SN74LS04六反相器SN74LS05六反相器
SN74LS06六反相缓冲器/驱动器SN74LS07六缓冲器/驱动器
SN74LS08四2输入与非门SN74LS09四2输入与非门
SN74LS10三3输入与非门SN74LS11三3输入与非门
SN74LS12三3输入与非门SN74LS13三3输入与非门
SN74LS14六反相器.斯密特触发SN74LS15三3输入与非门
SN74LS16六反相缓冲器/驱动器SN74LS17六反相缓冲器/驱动器
SN74LS20双4输入与门SN74LS21双4输入与门
SN74LS22双4输入与门SN74LS25双4输入与门
SN74LS26四2输入与非门SN74LS27三3输入与非门
SN74LS28四输入端或非缓冲器SN74LS30八输入端与非门
SN74LS32四2输入或门SN74LS33四2输入或门
SN74LS37四输入端与非缓冲器SN74LS38双2输入与非缓冲器
SN74LS40四输入端与非缓冲器SN74LS42BCD－十进制译码器
SN74LS47BCD－七段译码驱动器SN74LS48BCD－七段译码驱动器SN74LS49BCD－七段译码驱动器SN74LS51三3输入双与或非门
SN74LS54四输入与或非门SN74LS55四4输入与或非门
SN74LS63六电流读出接口门SN74LS73双J－K触发器
SN74LS74双D触发器SN74LS754位双稳锁存器
SN74LS76双J－K触发器SN74LS78双J－K触发器 SN74LS83双J－K触发器SN74LS854位幅度比较器
SN74LS86四2输入异或门SN74LS884位全加器
SN74LS904位十进制波动计数器SN74LS918位移位寄存器
74HC系列资料查询
74HC系列资料查询（一）
型 号 功 能
74HC253 双4选1数据选择器（三态）
74HC257 四2选1数据选择器（三态）
74HC259 8位可寻址锁存器
74HC266 四2输入异或非门（OC）
74HC273 八D型触发器（带清除端）
74HC279 四R—S锁存器
74HC280 9位奇偶数产生器/校验器
74HC283 4位二进制全加器（带超前进位）
74HC298 4位2选1数据选择器
74HC365 六缓冲器/总线驱动（同相）
74HC366 六缓冲器/总线驱动（反相）
74HC367 六缓冲器/总线驱动（同相）
74HC368 六缓冲器/总线驱动（反相）
74HC373 八D触发器（三态）
74HC374 八D触发器（三态）
74HC377 八D触发器
74HC386 四2输入异或门
74HC390 双4位十进制计数器
74HC393 双4位二进制计数器（异步清除）
74HC540 八缓冲器/总线驱动器
74HC541 八缓冲器/总线驱动器
74HC573 八D锁存器（三态）
74HC574 八D锁存器（三态）
74HC589 8位输入锁存输出移位寄存器
74HC595 8位输出锁存移位寄存器
74HC688 8位数值比较器/等值检测器
74HC4002 从4输入或非门
74HC4015 双4位串入并出移位寄存器
74HC4017 十进制计数器/分配器
74HC4040 12位二进制串行计数器
74HC4046 锁相环
74HC4049 六缓冲器/电平变换器（反相）
74HC4050 六缓冲器/电平变换器（同相）
74HC4051 单8通道模拟开关
74HC4052 双4通道摸拟开关
74HC4053 三2通道模拟开关
74HC4060 14位二进制串行计数器
74HC4066 四双向模拟开关
74HC4520 双二进制加法计数器
74HC4538 双精密单稳态触发器
数字电子技术基础二版张克农6章习题解答.docx
6章习题题解
6」集成施密特触发器及输入波形如图 题6.1所示,试画出输出妬的波形图。施密 特触发器的阈值电平S+和UT-如图所示。
［解］集成施密特触发器输出如的波形如图解6」所示。
6.2图题6.2所示为数字系统屮常用的上电复位电路。试说明其工作原理，并定性画岀 ⑷与心波形图。若系统为高电平复位，如何改接电路？
R\\
C丄 I
图题6.2
［解］工作原理分析如下
(1) 当Vcc刚加上时，由于电容C上的电压不能突变，尙为低电平，输出“()为低电平；
随着电容充电，血按指数规律上升，当 QUT时，输出仇()变为高电平，完成了低电平复位功
能。波形如图解6.2所示。
(2) 若系统为高电平复位，仅将图中R, C互换位置即可。
6.3图题6.3是用TTL与非门、反相器和 肚积分电路组成的积分型单稳态触发器。该电 路用图题6.3所示正脉冲触发，R «i2和坎)的波形图。 JT
图解6」
1
JT
0
图解6.2 图题6」 ［解］工作原理分析如下
触发信号未到来时，⑷为低电平，输出问为高电平；正触发脉冲到来时，问I翻为低电平 此时由于均2仍为高电平，输出如为高电平不变，电容通过尺放电，当⑷2下降到S时 仙 仍为高电平)，输出“()翻为高电平，暂稳态过程结束。”()i、”】2和〃()的波形见图解6.3。
图题6.5
1 MO1 R U12 L
n __
1 --- ]
・ & )—wo
"I
G| C H 5
O t
6.4集成单稳态触发器74121组成的延时电路如图丿
(1) 计算输出脉宽的调节范圉；
(2) 电位器旁所串电阻有何作用？
图题6.4
［解］⑴ 输出脉宽:d=0fi7(R + RQ，分别代入Rw=O和22kQ计算，可得心
的调节范围为：3.6mS
(2)电阻/?起保护作用。若无R,当电位器 调到零时，若输出由低变高，则电容C瞬间 相当于短路，将直接加于内部门电路输 出而导致电路损坏。
74系列
产品名称 型号规格 性能说明 型号规格 性能说明
74LS
SN74LSOO 四2输入与非门 SN74LSO1 四2输入与非门
SN74LSO2 四2输入或非门 SN74LS03 四2输入与非门
SN74LS04 六反相器 SN74LS05 六反相器
SN74LS06 六反相缓冲器/驱动器 SN74LS07 六缓冲器/驱动器
SN74LS08 四2输入与门 SN74LS09 四2输入与门
SN74LS10 三3输入与非门 SN74LS11 三3输入与非门
SN74LS12 三3输入与非门 SN74LS13 三3输入与非门
SN74LS14 六反相器.斯密特触发 SN74LS15 三3输入与非门
SN74LS16 六反相缓冲器/驱动器 SN74LS17 六反相缓冲器/驱动器
SN74LS20 双4输入与门 SN74LS21 双4输入与门
SN74LS22 双4输入与门 SN74LS25 双4输入与门
SN74LS26 四2输入与非门 SN74LS27 三3输入与非门
SN74LS28 四输入端或非缓冲器 SN74LS30 八输入端与非门
SN74LS32 四2输入或门 SN74LS33 四2输入或门
SN74LS37 四输入端与非缓冲器 SN74LS38 双2输入与非缓冲器
SN74LS40 四输入端与非缓冲器 SN74LS42 BCD－十进制译码器
SN74LS47 BCD－七段译码驱动器 SN74LS48 BCD－七段译码驱动器
SN74LS49 BCD－七段译码驱动器 SN74LS51 三3输入双与或非门
SN74LS54 四输入与或非门 SN74LS55 四4输入与或非门
SN74LS63 六电流读出接口门 SN74LS73 双J－K触发器
SN74LS74 双D触发器 SN74LS75 4位双稳锁存器
40系列管脚图
CD4000:双三输入或非门 CD4001:四双输入或非门
CD4002双四输入或非门 CD4006:18位静态移位寄存器//当D1为高（低）时clk给四个脉冲D1+4为高（低），相当于延迟四个脉冲
cd4007：双互补对加反相器
CD4008：并行进位输出全加器
CD4009：六缓相器/转换-倒相 CD4010：六缓相器/转换-正相
CD4011 四2输入端与非门 CD4012 双4输入端与非门
CD4013 双主-从D型触发器 CD4014 8位串入/并入-串出
移位寄存器
CD4015 双4位串入/并出移位寄存器 CD4016 四传输门
CD4017 十进制计数/分配器 CD4018 可预制1/N计数器//当PE为高时并行输入数据，与clk无关，PE为低时D输入并移位
CD4019 四与或选择器 CD4020 14级串行二进制计数/分频器
clk给八个下降沿Q3开始
计数
CD4021 08位串入/并入-串出移位寄存器
当9脚为同时D5-D7并行输入数据且与时钟无关，当其为低电平时从D4数据开始移位，SIN数据迟后六个脉冲
CD402八进制计数/分配器
CD4023 三3输入端与非门 CD4024 7级二进制串行计数/分频器
CD4025 三3输入端或非门 CD4026 十进制计数/7段译码器
逻辑电路选型7400_4000
7400 TTL 2输入端四与非门
7401 TTL 集电极开路2输入端四与非门
7402 TTL 2输入端四或非门
7403 TTL 集电极开路2输入端四与非门
7404 TTL 六反相器
7405 TTL 集电极开路六反相器
7406 TTL 集电极开路六反相高压驱动器
7407 TTL 集电极开路六正相高压驱动器
7408 TTL 2输入端四与门
7409 TTL 集电极开路2输入端四与门
7410 TTL 3输入端3与非门
74107 TTL 带清除主从双J-K触发器
74109 TTL 带预置清除正触发双J-K触发器
7411 TTL 3输入端3与门
74112 TTL 带预置清除负触发双J-K触发器
7412 TTL 开路输出3输入端三与非门
74121 TTL 单稳态多谐振荡器
74122 TTL 可再触发单稳态多谐振荡器
74123 TTL 双可再触发单稳态多谐振荡器
74125 TTL 三态输出高有效四总线缓冲门
74126 TTL 三态输出低有效四总线缓冲门
7413 TTL 4输入端双与非施密特触发器
74132 TTL 2输入端四与非施密特触发器
74133 TTL 13输入端与非门
74136 TTL 四异或门
74138 TTL 3-8线译码器/复工器
74139 TTL 双2-4线译码器/复工器
7414 TTL 六反相施密特触发器
74145 TTL BCD—十进制译码/驱动器
7415 TTL 开路输出3输入端三与门
74150 TTL 16选1数据选择/多路开关
74151 TTL 8选1数据选择器
74153 TTL 双4选1数据选择器
74154 TTL 4线—16线译码器
74155 TTL 图腾柱输出译码器/分配器
74156 TTL 开路输出译码器/分配器
74157 TTL 同相输出四2选1数据选择器
74158 TTL 反相输出四2选1数据选择器
74、CD系列芯片资料
7400 TTL 2输入端四与非门
7401 TTL 集电极开路2输入端四与非门 7402 TTL 2输入端四或非门
7403 TTL 集电极开路2输入端四与非门 7404 TTL 六反相器
7405 TTL 集电极开路六反相器
7406 TTL 集电极开路六反相高压驱动器 7407 TTL 集电极开路六正相高压驱动器 7408 TTL 2输入端四与门
7409 TTL 集电极开路2输入端四与门 7410 TTL 3输入端3与非门
74107 TTL 带清除主从双J-K 触发器
74109 TTL 带预置清除正触发双J-K 触发器 7411 TTL 3输入端3与门
74112 TTL 带预置清除负触发双J-K 触发器 7412 TTL 开路输出3输入端三与非门 74121 TTL 单稳态多谐振荡器
74122 TTL 可再触发单稳态多谐振荡器 74123 TTL 双可再触发单稳态多谐振荡器 74125 TTL 三态输出高有效四总线缓冲门 74126 TTL 三态输出低有效四总线缓冲门 7413 TTL 4输入端双与非施密特触发器 74132 TTL 2输入端四与非施密特触发器 74133 TTL 13输入端与非门
74136 TTL 四异或门
74138 TTL 3-8线译码器/复工器
74139 TTL 双2-4线译码器/复工器
7414 TTL 六反相施密特触发器
74145 TTL BCD—十进制译码/驱动器
7415 TTL 开路输出3输入端三与门
74150 TTL 16选1数据选择/多路开关 74151 TTL 8选1数据选择器
74153 TTL 双4选1数据选择器
74154 TTL 4线—16线译码器
74155 TTL 图腾柱输出译码器/分配器 74156 TTL 开路输出译码器/分配器
74157 TTL 同相输出四2选1数据选择器 74158 TTL 反相输出四2选1数据选择器
40系列芯片介绍
CD4000 双3输入端或非门+单非门 TI
CD4001 四2输入端或非门
HIT/NSC/TI/GOL
CD4002 双4输入端或非门 NSC
CD4006 18位串入/串出移位寄存器
NSC
CD4007 双互补对加反相器 NSC
CD4008 4位超前进位全加器 NSC
CD4009 六反相缓冲/变换器 NSC
CD4010 六同相缓冲/变换器 NSC
CD4011 四2输入端与非门 HIT/TI
CD4012 双4输入端与非门 NSC
CD4013 双主-从D型触发器
FSC/NSC/TOS
CD4014 8位串入/并入-串出移位寄存器 NSC
CD4015 双4位串入/并出移位寄存器
TI
CD4016 四传输门 FSC/TI
CD4017 十进制计数/分配器
FSC/TI/MOT
CD4018 可预制1/N计数器 NSC/MOT
CD4019 四与或选择器 PHI
CD4020 14级串行二进制计数/分频器
FSC
CD4021 08位串入/并入-串出移位寄存器 PHI/NSC
CD4022 八进制计数/分配器 NSC/MOT
CD4023 三3输入端与非门
NSC/MOT/TI
CD4024 7级二进制串行计数/分频器
NSC/MOT/TI
CD4025 三3输入端或非门
NSC/MOT/TI
CD4026 十进制计数/7段译码器
NSC/MOT/TI
CD4027 双J-K触发器 NSC/MOT/TI
CD4028 BCD码十进制译码器
NSC/MOT/TI
CD4029 可预置可逆计数器
NSC/MOT/TI
CD4030 四异或门 NSC/MOT/TI/GOL
CD4031 64位串入/串出移位存储器
NSC/MOT/TI CD4032 三串行加法器 NSC/TI
CD4033 十进制计数/7段译码器
NSC/TI
CD4034 8位通用总线寄存器
NSC/MOT/TI
CD4035 4位并入/串入-并出/串出移位寄存 NSC/MOT/TI
IC集成电路型号大全及40系列芯片功能大全
CD4000 双3输入端或非门 单非门
CD4001 四2输入端或非门
CD4002 双4输入端或非门
CD4006 18位串入/串出移位寄存器
CD4007 双互补对加反相器
CD4008 4位超前进位全加器
CD4009 六反相缓冲/变换器
CD4010 六同相缓冲/变换器
CD4011 四2输入端与非门
CD4012 双4输入端与非门
CD4013 双主-从D型触发器
CD4014 8位串入/并入-串出移位寄存器
CD4015 双4位串入/并出移位寄存器
CD4016 四传输门
CD4017 十进制计数/分配器
CD4018 可预制1/N计数器
CD4019 四与或选择器
CD4020 14级串行二进制计数/分频器
CD4021 08位串入/并入-串出移位寄存器
CD4022 八进制计数/分配器
CD4023 三3输入端与非门
CD4024 7级二进制串行计数/分频器
CD4025 三3输入端或非门
CD4026 十进制计数/7段译码器
CD4027 双J-K触发器
CD4028 BCD码十进制译码器
CD4029 可预置可逆计数器
CD4030 四异或门
CD4031 64位串入/串出移位存储器
CD4032 三串行加法器
CD4033 十进制计数/7段译码器
CD4034 8位通用总线寄存器
CD4035 4位并入/串入-并出/串出移位寄存
CD4038 三串行加法器
CD4040 12级二进制串行计数/分频器
CD4041 四同相/反相缓冲器
CD4042 四锁存D型触发器
CD4043 三态R-S锁存触发器("1"触发)
CD4044 四三态R-S锁存触发器("0"触发)
CD4046 锁相环
CD4047 无稳态/单稳态多谐振荡器
CD4048 四输入端可扩展多功能门
CD4049 六反相缓冲/变换器
常用电子元器件代码与名称
常用4000系列标准数字电路的名称
CD4000 双3输入端或非门 单非门
CD4001 四2输入端或非门
CD4002 双4输入端或非门
CD4006 18位串入/串出移位寄存器
CD4007 双互补对加反相器
CD4008 4位超前进位全加器
CD4009 六反相缓冲/变换器
CD4010 六同相缓冲/变换器
CD4011 四2输入端与非门
CD4012 双4输入端与非门
CD4013 双主-从D型触发器
CD4014 8位串入/并入-串出移位寄存器
CD4015 双4位串入/并出移位寄存器
CD4016 四传输门
CD4017 十进制计数/分配器
CD4018 可预制1/N计数器
CD4019 四与或选择器
CD4020 14级串行二进制计数/分频器
CD4021 08位串入/并入-串出移位寄存器
CD4022 八进制计数/分配器
CD4023 三3输入端与非门
CD4024 7级二进制串行计数/分频器
CD4025 三3输入端或非门 CD4026 十进制计数/7段译码器
CD4027 双J-K触发器
CD4028 BCD码十进制译码器
CD4029 可预置可逆计数器
CD4030 四异或门
CD4031 64位串入/串出移位存储器
CD4032 三串行加法器
CD4033 十进制计数/7段译码器
CD4034 8位通用总线寄存器
CD4035 4位并入/串入-并出/串出移位寄存
CD4038 三串行加法器
CD4040 12级二进制串行计数/分频器
CD4041 四同相/反相缓冲器
CD4042 四锁存D型触发器
CD4043 三态R-S锁存触发器("1"触发)
CD4044 四三态R-S锁存触发器("0"触发)
CD4046 锁相环
CD4047 无稳态/单稳态多谐振荡器
CD4048 四输入端可扩展多功能门