集成电路课程设计报告
cmos大规模数字集成电路课程设计
Project Design SummaryProject Title:超前进位加法器（8位）Author:郭智永1.The basic theory of your project.一、原理（1）、全加器列出真值表如表所示，若Ai、Bi两个一位二进制数相加，以Ci表示来自低位的的进位，Si表示和，Ci表示向高位的进位，可以看出该电路考虑来低位的进位，是一个一位数的全加器电路，其逻辑符号如图所示。
串并行超前进位加法器的特点是：各级进位信号同时产生，减小或消除因进位信号逐级传递所用的时间。
每一位的进位信号不依赖于从低位逐级传递，而是—开始就能确定。
全加器真值可以得到逻辑表达式：为表达简单，定义两个中间变量Gi和Pi得出得到各位进位信号的逻辑表达式为：当实际位数较多时，往往将全部数位按4位一组分成若干组，组内采用超前进位，组间采用串行进价，组成所谓的串并行进位加法器。
Verilog代码和testbench代码在后边附录2.Analyze and design.And list your innovations or improved aspects of your project.用于模块内部的p和g信号，它们的产生都不依赖于模块内部各位之间的进位信号，而是由输入信号a和b直接得到的。
用于模块外部的pp和gg信号，它们的产生也不依赖于该模块的进位输入信号，pp和gg信号用于超前进位链的再次级联。
当进位产生信号（g）为1时，一定向后一级产生进位输出，此时不需要等待前一级进位信号的输入，速度得以加快。
当进位产生信号（g）为0时，向不向后一级产生进位输出就不好说了。
我们能肯定的是如果此时进位否决信号（p）为0，则一定不会向后一级产生进位输出，这种情况也不需要等待前一级进位信号的输入，速度还是得以加快。
如果进位产生信号（g）为0，并且进位否决信号（p）为1，向不向后一级产生进位输出就完全取决于前一级进位信号的输入了，这时花的时间最长。
CMOS_带隙基准源的设计(IC课程设计报告)
1
图 1、带隙基准电压源原理示意图(选自 Analysis and Design of Analog Integrated Circuits)
2
3 设计过程 3.1 电路结构
图 2、带隙基准电路中运算放大器的电路结构
《IC 课程设计》报告
——模拟部分
CMOS 带隙基准源的设计
华中科技大学电子科学与技术系 2004 级学生 张青雅
QQ:408397243 Email:zhangqingya@
2007 年秋大四上学期 IC 课程设计报告
1
目录
1 设计目标........................................................................................................................................1 2 介绍 ...............................................................................................................................................1 3 设计过程........................................................................................................................................3
LambdaN=0.0622 由跨导公式可以算出：
集成电路版图课程设计
从 版 图 设 计 到 仿 真， 进 行 了 系 统 的 学 习。 例 如， 引 入
2“线上线下”混合教学
“同步降压式单片 DC-DC 电源芯片”工程案例，学生从
为了兼顾教师的教学效果和学生的学习效果，结合 原理图设计到仿真、从版图设计到仿真，进行了系统的
大量线上教学经验，集成电路版图设计采取线上与线下 学习。将工程案例进入课程中，理论与实际相联系，利
进的教学模式。如果只采用传统的教学模式，不能实时 看回放视频和录播视频。
掌握学生对知识的掌握情况，会忽略学生对课程的兴趣，
2.3 线下教学
导致课堂效率低。如果过多依赖线上教学模式，师生间
2.3.1 课堂教学
缺乏互动，出现学生不认真听课现象。因此，教师要合
教学中学以致用，将实际工程案例引入线下课堂，
理分配线上、线下教学内容及时间。
对基础知识不解的困惑，如果不及时答疑，会阻碍学生 验的内容。在此基础上，鼓励学生积极参加各类学科竞
学习进程。教师采取线上直播的形式，以班级为单位组 赛和创新实践活动，部分同学参加全国集成电路创新创
织线上授课（钉钉直播），实现师生双向互动。线上课 业大赛、大学生课外科技活动，并获得相应奖项。通过
堂，教师讲授相应的课程内容。另外，在线上教学过程 参与竞赛活动，能够发现教学不足，促进课程的优化，
随着信息技术和互联网技术的快速发展，信息化技 术被广泛地应用于各个领域。在疫情防控期间，传统教 学已不适用目前高校教学，为保证“停课不停教，停课 不停学”[1]，教育部鼓励各地高校充分利用信息技术和 互联网技术为学生提供学习支持，有序地开展高校相关 教学工作 [2]。越来越多教学工作者开始关注“线上线下” 混合式教学，对单一的传统教学进行改革。线上教学最 初源于网络上公开的教学视频，可以实现教学资源的共 享，但是缺乏师生间的互动 [3]。为了加强师生间的互动， 中国大学 MOOC 诞生了，该线上平台不仅实现教学资源 的共享，还能随时进行课堂测试，实现教师与学生间的 互动。中国大学 MOOC 的兴起，有效地推动了其他线 上教学平台发展，例如对分易平台、雨课堂平台、超星 平台、智慧树平台、腾讯课堂等。如果采取纯线上教学， 学生学习缺乏积极性，需要对学生提出较高的自我管理 要求，而大学生自我管理能力较差，因此不能采取纯线 上教学。王艳 [4] 等人通过案例结合对分易课堂传感器技 术课程进行教学改革，充分调动了学生的学习主动性， 有效地提高教学质量。申继伟 [5] 等人提出数字化教学资 源建设，将建立的数字化资源运用于模拟电子线路课程 中，进而推动移动式教学改革。边心田 [6] 等人提出基于 OBE 理念的教学模式，并运用于应用光学课程中，取得 了较好的教学成果。如何有效地将线上教学与线下教学 相结合，提高教学质量，这是每位高校教师值得认真思 考的问题。本文以集成电路版图设计课程为例，对“线
sopc课程设计
SoPC课程设计(报告）题目：液晶控制显示器学院：电子工程学院系部：微电子学系专业：集成电路设计与集成系统班级： 1002 学生姓名：曹松松指导教师：曾泽沧起止时间： 2013年6月17日——2013年6月28日目录1 课程设计要求 (2)基本要求 (2)2 实验使用平台 (2)3 题目：选题2 (2)4 课程设计总结 (5)5 附件 (5)1课程设计要求基本要求课程设计要求所有题目采用Quartus II 工具提供的图形输入或者VerilogHDL语言输入方式作为电路设计工具，在NiosII上采用C语言实现编程，自定向下正向设计方法，先设计硬件系统，再进行软件编程，能够生成正确的FPGA下载代码和NiosII执行的软件代码。
硬件功能仿真和时序仿真采用第三方工具（建议为：modelsim），综合与布局布线工具为：Quartus II，SOPC Builder建立软件运行环境，具体要求为：1）根据课设题目，进行总体设计方案（10分）；2）硬件电路顶层设计、模块划分、引脚定义（10分）；3）电路设计及NiosII设计，提交电路设计源代码或电路图（10分）；4）综合与布局布线，提交综合与布局布线报告（10分）；5）FPGA下载代码和引脚分布（10分）；6）软件总体设计及画出流程图（10分）；7）程序设计，提交程序代码（10分）；8）程序编译下载及仿真调试（10分）。
2实验使用平台实验平台使用Altera的DE2开发板，开发工具使用Altera的Quartus II和Nios II IDE。
3 题目：选题2在字符型液晶显示器上移动显示“XIAN UNIVERSITY POST AND TELECOMMUNICATIONS YOUR NAME 2013-6”，要求FPGA 设计硬件，内嵌NiosII，液晶显示采用软件实现。
1）根据课设题目，进行总体设计方案；（10分）此次sopc课程设计选题2，题目相对比较简单。
CMOS数字集成电路设计八位加法器实验报告
CMOS数字集成电路设计课程设计报告学院： ******专业： ******班级： ******姓名： Wang Ke qin指导老师： ******学号： ******日期： 2012-5-30目录一、设计要求错误 ! 不决义书签。
二、设计思路错误 ! 不决义书签。
三、电路设计与考证错误!不决义书签。
(一 ) 1 位全加器的电路设计与考证错误!不决义书签。
1)原理图设计错误!不决义书签。
2)生成符号图错误!不决义书签。
3)成立测试激励源错误!不决义书签。
4)测试电路错误 ! 不决义书签。
5)波形仿真错误 ! 不决义书签。
(二 ) 4 位全加器的电路设计与考证错误!不决义书签。
1)原理图设计错误!不决义书签。
2)生成符号图错误!不决义书签。
3)成立测试激励源错误!不决义书签。
4)测试电路错误 ! 不决义书签。
5)波形仿真错误 ! 不决义书签。
(三 ) 8 位全加器的电路设计与考证错误!不决义书签。
1)原理图设计错误!不决义书签。
2)生成符号图错误!不决义书签。
3)测试激励源错误!不决义书签。
4)测试电路错误 ! 不决义书签。
5)波形仿真错误 ! 不决义书签。
6)电路参数错误 ! 不决义书签。
四、疆域设计与考证错误 !不决义书签。
(一 ) 1位全加器的疆域设计与考证错误 !不决义书签。
1) 1位全加器的疆域设计错误 ! 不决义书签。
2) 1 位全加器的 DRC规则考证错误 !不决义书签。
3) 1 位全加器的 LVS 考证错误 ! 不决义书签。
4)错误及解决方法错误!不决义书签。
(二 ) 4位全加器的疆域设计与考证错误 !不决义书签。
1) 4位全加器的疆域设计错误 ! 不决义书签。
2) 4 位全加器的 DRC规则考证错误 !不决义书签。
3) 4 位全加器的 LVS 考证错误 ! 不决义书签。
4)错误及解决方法错误!不决义书签。
(三 ) 8位全加器的疆域设计与考证错误 !不决义书签。
1) 8位全加器的疆域设计错误 ! 不决义书签。
异步十二进制加减计数器 课程设计报告
集成电路课设报告VHDL语言描述能力强，覆盖面广，抽象能力强，所以用VHDL语言作为硬件模型建模很合适。
设计者的原始描述是非常简练的硬件描述，经过EDA工具综合处理，最终生成付诸生产的电路描述或版图参数描述的工艺文件。
整个过程通过EDA工具自动完成，大大减轻了设计人员的工作强度，提高了设计质量，减少了出错的机会。
VHDL语言可读性好。
VHDL既能被人容易读懂又能被计算机识别，作为技术人员编写的原文件，既是计算机程序、技术文档和技术人员硬件信息交流文件，又是签约双方的合同文件。
VHDL语言中设计实体、程序包、设计库，为设计人员重复利用别人的设计提供了设计手段。
重复利用他人的IP模块和软核是VHDL 的特色，许多设计不必个个都从头再来，只要在更高层次上IP模块利用起来，就能达到事半功倍的效果。
本实验就是用VHDL语言设计一个异步十二进制加减计数器。
一、题目：异步十二进制加减计数器二、电路工作原理所谓计数器就是指能够记忆时钟信号脉冲个数的时序逻辑电路，它是数字电路中应用及其广泛的一种基本逻辑单元，不仅能用于脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。
其原理就是将几个触发器按照一定的顺序连接起来，然后根据触发器的状态按照一定的规律随时钟信号的变化来记忆时钟的个数。
1、同步计数器和异步计数器根据计数器脉冲引入方式的不同，计数器分为同步计数器和异步计数器两大类。
（功能比较如下表所示）其中同步计数器是将计数脉冲同时引入到各级触发器，当输入计数时钟脉冲触发时，各级触发器的状态同时发生转移，而异步计数器是将计数器的低位计数触发器的输出作为相邻计数触发器的时钟脉冲，这样逐级串行连接起来的一类计数器。
也就是说，每一个触发器的翻转时刻并不是由时钟信号来同步的，而是由它下一位触发器的输出决定的。
2、置“0”方式——异步置“0”和同步置“0”异步置“0”方式：其置零信号Rd是经缓冲门直接加在触发器的R端的。
集成电路工程课程设置
集成电路工程课程设置集成电路工程是电子工程中的一个重要领域，主要研究电路在芯片上的设计、制造和测试等方面的技术。
在现代科技高速发展的背景下，集成电路工程在各个领域的应用越来越广泛，对于电子产业的发展起到了重要的推动作用。
在集成电路工程课程中，学生将学习到电路的基本原理和设计方法，了解芯片的制造工艺和测试技术，掌握数字和模拟电路的设计与实现。
这些知识将为学生打下坚实的理论基础，为今后从事集成电路设计和制造工作做好准备。
在集成电路工程课程中，首先学生将学习到电路的基本原理和设计方法。
电路的基本原理包括电压、电流、电阻等基本概念，以及欧姆定律、基尔霍夫定律等电路分析的基本方法。
学生通过理论学习和实验操作，能够掌握电路的分析和设计技巧，为后续的集成电路设计打下坚实的基础。
学生将学习到芯片的制造工艺和测试技术。
芯片的制造工艺包括晶圆加工、光刻、薄膜沉积等一系列工艺步骤，学生将通过学习了解到芯片的制造过程和工艺参数对芯片性能的影响。
测试技术是保证芯片质量的重要手段，学生将学习到各种测试方法和工具的使用，能够对芯片进行全面的测试和分析。
学生将学习到数字和模拟电路的设计与实现。
数字电路是以数字信号为基础的电路，学生将学习到数字电路的逻辑门、组合逻辑和时序逻辑的设计和实现方法。
模拟电路是以连续信号为基础的电路，学生将学习到放大器、滤波器等模拟电路的设计和实现方法。
通过学习这些内容，学生能够掌握数字和模拟电路的设计原理和实际应用，为今后从事集成电路设计和制造工作打下坚实的基础。
除了以上的基础知识和技能，集成电路工程课程还注重学生的实践能力培养。
学生将进行一系列的实验操作，包括电路的搭建和调试、芯片的制造和测试等实践环节。
通过实践操作，学生能够将理论知识应用到实际中，培养解决问题的能力和创新思维。
集成电路工程课程是电子工程中的重要课程，涵盖了电路基本原理、芯片制造工艺、测试技术以及数字和模拟电路的设计与实现等内容。
通过学习这门课程，学生将获得扎实的理论基础和实践能力，为今后从事集成电路设计和制造工作打下坚实的基础。
毕业论文--数字电路课程设计报告--基于1602液晶屏的数字万年历Verilog版
毕业论文--数字电路课程设计报告--基于1602液晶屏的数字万年历Verilog版基于1602液晶屏的数字万年历（Verilog版）课程名称：数字电路课程设计专业：集成电路设计与集成系统基于1602液晶屏的数字万年历（Verilog版）一．设计要求1．基本功能设计一个数字钟，能够显示当前时间，分别用6个数码管显示小时、分钟、秒钟的时间，秒针的计数频率为1Hz，可由系统脉冲分频得到。
在整点进行提示，可通过LED闪烁实现，闪烁频率及花型可自己设计。
能够调整小时和分钟的时间，调整的形式为通过按键进行累加。
具有闹钟功能，闹钟时间可以任意设定（设定的形式同样为通过按键累加），并且在设定的时间能够进行提示，提示同样可以由LED闪烁实现。
2．扩展功能设计模式选择计数器，通过计数器来控制各个功能之间转换。
调整当前时间以及闹钟时间，在按键累加的功能不变的基础上，增加一个功能，即当按住累加键超过3秒，时间能够以4Hz的频率累加。
用LCD液晶屏来显示当前时间及功能模式。
二．设计分析及系统方案设计1．要求分析：基于FPGA实际并发处理的特点，对于实现数字万历年系统，相比于任何嵌入式处理器而言，其特点和优势将得以更加全面体现。
数字万年历中所有模块都将基于基准时钟源进行处理，结合FPGA本身的特点，在时钟源下可进行精确计数，可轻易而产生十分精确的万年历时间。
基础部分：万年历可包括以下时间处理模块：基于秒时钟计数器进行判断处理。
①秒，分，时。
②星期，上/下午。
③日，月，年。
④闹钟功能部分：①时间设定：使用四个按键进行控制，分别是：设置复位按键，设置移位键，功能“加”键，功能“减”键。
②整点报时部分：使用7个绿色LED作为提示灯。
③闹钟提示部分：使用16个红色LED作为闹钟报时提示。
显示部分：使用LCD1602液晶显示屏作为万年历的主显示屏，闹钟显示部分使用6个7段数码管。
2．方案设计基于FPGA的特点以及本万年历系统自身功能特点的实现方式。
模拟集成电路课程设计
模拟集成电路课程设计模拟集成电路课程设计设计目的：设计目的：复习、巩固模拟集成电路课程所学知识，运用复习、巩固模拟集成电路课程所学知识，运用 EDA 软件，在一定的工艺模型基础上，软件，在一定的工艺模型基础上，完成一个基本功能单元的电路结构设计、参数手工估算和电路仿真验证，并根据仿真结果与并根据仿真结果与 指标间的折衷关系，指标间的折衷关系，对重点指标进行优化，掌握电路分析、电路设计的基本方法，对重点指标进行优化，掌握电路分析、电路设计的基本方法，对重点指标进行优化，掌握电路分析、电路设计的基本方法，加深对运加深对运加深对运 放、带隙基准、稳定性、功耗等相关知识点的理解，培养分析问题、解决问题的能力。
实验安排：实验安排：同学们自由组合，2 人一个设计小组选择五道题目中的一道完成，人一个设计小组选择五道题目中的一道完成，为了避免所选题目过为了避免所选题目过为了避免所选题目过 度集中的现象，规定每个题目的最高限额为度集中的现象，规定每个题目的最高限额为 4 组。
小组成员协调好每个人的任务，分工合组。
小组成员协调好每个人的任务，分工合 作，发挥团队精神，同时注意复习课堂所学内容，必要时查阅相关文献，完成设计后对验收与考核：验收与考核：该门设计实验课程的考核将采取现场验收和设计报告相结合的方式。
当小组成员完成 了所选题目的设计过程，了所选题目的设计过程，并且仿真结果达到了所要求的性能指标，并且仿真结果达到了所要求的性能指标，并且仿真结果达到了所要求的性能指标，可以申请现场验收，可以申请现场验收，可以申请现场验收，向老向老向老 师演示设计步骤和仿真结果，通过验收后每小组提交一份设计报告（打印版和电子版）。
其。
其 中，设计指标，电路设计要求和设计报告要求的具体内容在下面的各个题目中给出了参考。
成绩的评定将根据各个小组成员在完成项目中的贡献度以及验收情况和设计报告的完成度 来确定。
来确定。
时间安排：时间安排：机房开放时间：2013 年 10 月 28 日～11 月 8 日，8:30~12:00，14:00~18:00课程设计报告提交截止日期：2012 年 11 月 15 日该专题实验的总学时为该专题实验的总学时为 48 学时（1.5 学分），请同学们安排好知识复习，理论计算与上，请同学们安排好知识复习，理论计算与上机设计的时间，该实验以上机设计为主，在机房开放时间内保证在机房开放时间内保证 5 天以上的上机时间，我们我们 将实行每天上下午不定时签到制度。
集成电路版图与工艺课程设计之用CMOS实现Y=AB+C电路与版图
集成电路版图与⼯艺课程设计之⽤CMOS实现Y=AB+C电路与版图1 绪论1.1 设计背景集成电路设计（Integrated circuit design, IC design），亦可称之为超⼤规模集成电路设计（VLSI design），是指以集成电路、超⼤规模集成电路为⽬标的设计流程。
集成电路设计涉及对电⼦器件（例如晶体管、电阻器、电容器等）、器件间互连线模型的建⽴。
所有的器件和互连线都需安置在⼀块半导体衬底材料之上，这些组件通过半导体器件制造⼯艺（例如光刻等）安置在单⼀的硅衬底上，从⽽形成电路。
近些年来，集成电路技术发展迅猛，促使半导体技术不断地发展，半导体技术正在进⼊将整个系统整合在单⼀晶⽚上的时代。
故对VLSI的版图设计的要求也越来越⾼。
Tanner软件可提供完整的集成电路设计环境，帮助初学者进⼊VLSI设计领域。
本设计采⽤Tanner Tools Pro ⼯具，对逻辑为Y=AB+C进⾏电路设计与仿真、版图设计与仿真，在报告中给出电路图、版图与仿真结果。
1.2 设计⽬标设计⽬标逻辑：Y=AB+C⽤CMOS⼯艺设计逻辑为Y=AB+C的电路和版图。
因为CMOS是天然的反逻辑输出，所以需要先设计出逻辑为/Y=/（AB+C）的电路，再将输出接⼊⼀个CMOS反相器实现逻辑功能。
设计电路图（Schematic）时，N⽹络A与B串联且与C并联，P⽹络A与B并联且与C串联，在N和P⽹络的交界节点接⼊反相器后引出输出Y。
设计版图（Layout）时，在P型衬底（P-Sub）上进⾏制作，所以N-MOS管可以直接掺杂制作，⽽P-MOS管需要先制作⼀个N阱（N-Well），并在N阱⾥制作P-MOS管。
整个设计⽐较简单，仅仅使⽤单层⾦属布线（Meteal）。
导出电路和版图⽹表（spice）⽂件，⽤Tspice软件进⾏仿真波形，分析电路和版图是否设计正确性以及其性能如何。
在LVS验证中匹配电路原理图和版图逻辑和尺⼨匹配性，完成整个设计过程。
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集成电路课程设计报告 X126版图提取与电路分析
哈尔滨工业大学（威海）电子科学与技术系 2014-11-1
姓 名： 刘慧超 学 号： 110260115 指导教师： 韩 良 成 绩： 目录 第1章 课程设计的要求 .......................................................................................................... 1 1.1 课程设计的目的 ............................................................................................................. 1 1.2 课程设计的要求 ............................................................................................................. 1 第2章 课程设计的内容 .......................................................................................................... 2 2.1 基本内容 ......................................................................................................................... 2 2.2 扩展部分 ......................................................................................................................... 2 第3章 课程设计的步骤 .......................................................................................................... 3 3.1 前期准备 ......................................................................................................................... 3 3.2 版图提取 ......................................................................................................................... 4 3.3 LVS ................................................................................................................................... 5 3.4 电路仿真与分析 ............................................................................................................. 8 3.5 版图绘制 ....................................................................................................................... 11 第4章 课程设计的心得 ........................................................................................................ 14 集成电路课程设计
1 第1章 课程设计的要求
1.1 课程设计的目的 掌握较大工程的基本开发技能 培养运用Cadence工具进行硬件开发的能力 培养集成电路设计的基本能力
1.2 课程设计的要求 掌握集成电路典型制造工艺流程及其所需的光刻掩膜版，以及每块光刻掩膜版的作用，能够识别集成电路版图； 掌握集成电路性能与电路结构和器件尺寸之间的关系，能够正确分析和设计电路，学会电路图录入和电路模拟软件（spice）的使用； 掌握集成电路性能与版图布局布线之间的关系，能够合理进行版图规划； 掌握集成电路版图设计规则的含义以及消除或减小寄生效应的措施，能够正确设计集成电路版图，学会版图录入和版图设计规则检查（DRC）软件的使用； 学会电路与版图一致性检查（LVS）、版图参数提取（LPE）及版图后模拟软件的使用。 集成电路课程设计
2 第2章 课程设计的内容
2.1 基本内容 版图提取 根据所给电路的版图信息，提取出电路原理图。 LVS 验证提取到的原理图与版图信息的一致性，确保版图提取正确。
电路分析 根据提取出的原理图，简单分析电路完成的功能。
仿真 运行Cadence软件自带的仿真功能，对提取出的原理图做功能仿真，验证电路的功能。
绘制版图 将原有版图中所有元器件的参数尺寸缩小一倍，重新绘制版图。 DRC 版图规则校验，确保版图绘制符合所用工艺的要求，确保版图的规则性。
版图后LVS 重新编辑原理图，将所有的元器件参数尺寸缩小一倍，然后对新绘制的版图和原理图进行LVS校验，确保版图电路的一致性。
2.2 扩展部分 版图参数提取LPE 从生成的版图中提取关键参数，例如寄生电容、耦合电容以及电路延迟等，从而进行更精确的仿真。
版图后仿真 版图设计完成以后，将寄生参数、互连延迟反标到所提取的电路网表中进行仿真，对电路进行分析，确保电路符合设计要求。 集成电路课程设计
3 第3章 课程设计的步骤
3.1 前期准备 开发平台的安装与设置： 安装VMware虚拟平台，在VMware界面下点击Open Existing VM or Team,打开已存在的Linux系统，如图3-1所示。
图 3-1 运行VM 图 3-2 打开虚拟系统Linux 按照图3-1和图3-2所示运行VM并加载虚拟系统Linux，而后点击Power on this virtual machine启动Linux系统，后续的工作就从这里展开。 集成电路课程设计 4 3.2 版图提取 运行Cadence工程软件，找到所要提取的版图文件并打开 # cd kecheng # icfb& 弹出的如图3-3所示对话框，点击Tool->Library Manage，按照如下方法找到版图文件并打开。
图 3-3 打开版图文件 而后会看到如图3-4所示的版图文件。
图 3-4 版图信息 按照从上到下，由左至右的原则，“开闸放水”，开始提取电路原理图。 新建一个原理图文件： 在Library Manage 对话框下，点击File->New->Cell，按照如图3-5所示新建文件，文件名为x126，文件类型为Schematic文件。 集成电路课程设计 5 图 3-5 新建Schematic文件 按照版图信息提取电路，如图3-6所示。
图 3-6 电路提取 当电路提取完成之后，点击工具栏下的Design->Check and save选项，检查电路连接是否正确并保存，若电路连接有错，会用亮点在电路图中显示出来，修改错误再次检查，直至无误。
3.3 LVS 电路提取完成后，接下来开始做LVS版图电路一致性检查，LVS需要用到的三个文件： .cdl文件：电路图网表信息 .gds文件：版图信息 .rul文件：工艺文件 下面依次获得上述三个文件：
导出.cdl文件 打开icfb对话窗，点击File->Export->CDL，弹出如图3-7所示对话窗。
图 3-7 导出.cdl文件 集成电路课程设计
6 点击Library Brower，找到提取到的电路图文件，双击选中。 修改Output File，这里假设为x126.cdl。 修改Run Directory，本次试验是在/kecheng/LVS目录下进行LVS检查，所以运行路径也要保持一致。 配置好选项后，点击左上角的OK按钮开始导出.cdl文件。如果导出.cdl文件失败，在该目录下的si.log文件中可以查看失败的原因，按照错误提示修改配置就可以了。成功导出.cdl文件后，启动vi编辑器修改.cdl文件，在其中添加如下两句话： # *.equiv P=PM # *.equiv N=NM 至于为什么这么添，和用到的工艺文件有关，不做详细解释。 注：.cdl文件导出成功后，会在对应目录下产生x126.cdl文件。
导出.gds文件 打开icfb对话框，点击File->Export->Stream out，弹出如图3-8所示对话框。
图 3-8 导出.gds文件 点击Library Brower按钮，在弹出的窗口中找到自己的版图（这里是x126）并双击选中后即可关闭弹出窗口，回到Stream Out窗口，修改Run Directory和Output File选项，按照图3-6所示修改。 设置好以上参数后，点击左上角的OK按钮开始导出.gds文件。
拷贝.rul文件 进入到/home/iccad/kecheng/techfile，找到lvs.rul文件并拷贝到/LVS目录下： # cp /home/iccad/kecheng/techfile/lv.rul /home/iccad/kecheng/LVS/ 然后用vi编辑器按照图3-9所示修改.rul文件。