2[1].4+GHz低相位误差低相位噪声CMOS+QVCO设计

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基于自注入耦合技术的超低相位噪声QVCO

基于自注入耦合技术的超低相位噪声QVCO

基于自注入耦合技术的超低相位噪声QVCO戚玉华;何如龙【摘要】基于标准0.18 μm CMOS工艺,提出并验证了一种改进的用于多相位振荡器的耦合方法.将一种先进的自注入耦合(SIC)技术,用于耦合两个电流复用差分压控振荡器(VCO).相比较于传统的并联耦合正交VCO(QVCO)而言,所提出的采用SIC技术的QVCO在没有增加功耗的前提下,表现出了更低的相位噪声.所提出的SIC-QVCO在16.41 GHz振荡频率下,相位噪声为-119.7 dBc/Hz@1 MHz,并且调谐范围高达1.66 GHz,直流电源电压和电流分别为1.8V和5.28 mA,芯片尺寸为0.3 mm×0.9 mm.%An improved coupled method for multiphase oscillator is proposed and demonstrated in a standard 0.18 μm CMOS technology.A self-injection-coupling (SIC) technique is used to couple two currentreused differential voltage-controlled oscillators (VCOs).Compared with the conventional parallel-coupled quadrature VCO (QVCO),the proposed QVCO using the SIC technique presents low phase noise without increasing dc power consumption.At the oscillating frequency of 16.41 GHz,the proposed SIC-QVCO shows a low phase noise of-119.7 dBc/Hz at 1-MHz offset frequency and a tuning range of 1.66 GHz.The dc supply voltage and current consumption are 1.8 V and 5.28 mA respectively.The chip size of the proposed SIC-QVCO is 0.3 mm×0.9 mm.【期刊名称】《雷达科学与技术》【年(卷),期】2017(015)002【总页数】5页(P198-202)【关键词】相位噪声;自注入耦合;正交压控振荡器;振幅误差;相位误差【作者】戚玉华;何如龙【作者单位】海军工程大学电子工程学院,湖北武汉430033;海军工程大学电子工程学院,湖北武汉430033【正文语种】中文【中图分类】TN432在过去数十年,正交压控振荡器(QVCO)得到了快速发展,尤其在直接下变频接收机中应用越加广泛。

一种低噪声cmos电荷泵锁相环的研究与设计

一种低噪声cmos电荷泵锁相环的研究与设计

摘要锁相的概念早在20世纪30年代提出,并很快在电子通信系统中获得广泛的应用。

随着通信领域的迅速发展,工作频率也越来越高。

而更高的工作频率,意味着对相位噪声的要求也变的更为严格。

本课题主要针对高速应用系统中锁相环的应用,设计一种可以倍频低频信号的低噪声电荷泵锁相环。

本文阐述了锁相环发展的历史背景和国内外发展现状,研究了锁相环的工作原理,从电荷泵锁相环整体结构出发,在S域分析了锁相环的线性模型,研究了锁相环的跟踪和捕获特性以及其瞬态过程,分析了电荷泵锁相环的锁定时间表达式,来指导锁相环结构的具体设计。

详细地分析了锁相环的相位噪声性能以及电荷泵锁相环各模块与整体的相位噪声计算公式,并依此讨论了各模块对系统噪声性能的影响。

着重分析了压控振荡器的相位噪声模型,在对已有的几种压控振荡器相位噪声模型进行深入分析的基础上,讨论了低噪声环形振荡器设计的基本原则,对环形振荡器中的电源/地噪声、闪烁噪声以及热噪声提出优化方法。

详细地介绍了本文设计的低噪声电荷泵锁相环结构,分析了锁相环环路带宽和相位裕度与相位噪声的关系,依此计算环路滤波器参数值来得到最佳相位裕度。

在对电荷泵锁相环各部分结构包含鉴频鉴相器、电荷泵、环路滤波器、压控振荡器以及分频器进行深入分析的基础上,设计了一种用于频率合成的低噪声电荷泵锁相环。

本课题采用HHGRACE 0.11-um 2P4M CMOS工艺,利用Cadence Virtuoso 工具完成电荷泵锁相环的各模块电路设计以及性能仿真。

电荷泵锁相环工作在1.5 V的电源电压下,锁定频率是144 MHz。

锁定时间小于10 us,电路电流小于300 uA,锁相环的整体相位噪声为-110.53 dBc/Hz@10 kHz,电路各部分和整体达到了设计指标。

关键词:电荷泵锁相环;线性模型;相位噪声;压控振荡器AbstractThe concept of phase-locked was advanced in the 1930s and was widely used in electronic communication systems. With the rapid development of the communication field, the frequency of work is also getting higher and higher. And higher operating frequency means that the requirements for phase noise are also more stringent. In this paper, the low-noise CP-PLL is designed for the application of PLL in high-speed application system.In this paper, the historical background of the development of PLL and the development status at home and abroad are described. The working principle of the PLL is studied. Based overall structure of the PLL of the charge pump, the linear model of the PLL is studied in S domain, and the transient process and the locking time are analyzed to guide the concrete design. The phase noise performance of the PLL is studied in detail, and the formulas of the PLL of the charge pump are analyzed and the influence of each module on the noise performance of the system is discussed. The phase noise model of voltage-controlled oscillator is emphatically analyzed, and the phase noise model of several voltage-controlled oscillators is deeply analyzed. The basic principle of low-noise ring oscillator design is discussed, and the optimization method of power/ground noise, flicker noise and thermal noise in ring oscillator are proposed.The design of a low-noise CP-PLL architecture is described in detail. The relationship among loop bandwidth, phase margin and phase noise are analyzed. The loop filter parameters are calculated to obtain the optimal phase margin. Based on the deeply analysis of the phase structure of the CP-PLL, including the frequency discriminator, voltage-controlled oscillator, charge pump, frequency divider and loop filter, a CP-PLL is designed for frequency synthesis.In this paper, the HHGRACE 0.11-um 2P4M CMOS process is used to design the CP-PLL. On the Cadence Virtuoso platform, the design of module circuit and performance simulation of the CP-PLL are completed. The CP-PLL operates at 1.5 V supply voltage and the lock frequency is 144 MHz. Lock time is less than 10 us. The circuit current is less than 300 uA. The overall phase noise of the PLL is -110.53 dBc/Hz@10 kHz. The circuit parts and the overall performance have achieved the design targets.Keywords: CP-PLL, linear model, phase noise, voltage controlled oscillator目录摘要 (I)ABSTRACT (II)第1章绪论 (1)1.1课题背景及研究的目的和意义 (1)1.2国内外研究现状 (1)1.2.1 国外发展现状 (1)1.2.2 国内发展现状 (2)1.3本文主要工作 (3)第2章电荷泵锁相环原理 (4)2.1锁相环频率合成原理 (4)2.2锁相环的线性模型 (5)2.3锁相环的特性研究 (7)2.3.1 跟踪特性 (7)2.3.2 捕获范围 (7)2.3.3 电荷泵锁相环瞬态过程和锁定时间 (8)2.4本章小结 (11)第3章相位噪声 (12)3.1噪声的基本理论 (12)3.2频率稳定度 (12)3.3相位噪声 (13)3.3.1 环路带宽和相位裕度与相位噪声的关系 (14)3.3.2 整体相位噪声和RMS相位误差的关系 (14)3.3.3 信噪比 (16)3.3.4 RMS相位误差的时域表示和抖动 (16)3.4电荷泵锁相环相躁分析 (17)3.4.1 电荷泵锁相环噪声模型 (17)3.4.2 电荷泵锁相环相位噪声计算公式 (19)3.5VCO相躁分析 (20)3.5.2 Razavi/Dai模型 (21)3.5.3 Hajimiri模型及Einstein关系 (21)3.5.4 环振相位噪声优化 (24)3.6本章小结 (26)第4章电荷泵锁相环的结构研究 (27)4.1环路滤波器 (27)4.1.1 环路滤波器的性能 (27)4.1.2 无源二阶环路滤波器 (28)4.2压控振荡器 (29)4.2.1 压控振荡器的类型 (30)4.2.2 环形振荡器振荡原理 (30)4.3鉴频鉴相器 (32)4.3.1 传统的鉴频鉴相器 (33)4.3.2 鉴频鉴相器的非理想效应 (35)4.4电荷泵 (36)4.4.1 传统电荷泵结构 (36)4.4.2 电荷泵的非理想效应 (37)4.5低功耗分频器 (37)4.6本章小结 (39)第5章电荷泵锁相环的设计与仿真 (40)5.1基准源的设计 (40)5.1.1 简单基准源 (40)5.1.2 高精度基准源 (41)5.2高性能电荷泵设计 (42)5.2.1 高度匹配的电荷泵设计 (45)5.2.2 电荷泵失配与瞬态仿真 (45)5.3无死区鉴频鉴相器设计 (46)5.3.1 改进的无死区鉴频鉴相器 (48)5.3.2 鉴频鉴相器仿真 (48)5.4扭环形分频器设计与仿真 (49)5.5环形压控振荡器的设计 (50)5.5.1 差分延时单元的改进 (51)5.5.2 输出缓冲电路 (53)5.6整体设计与仿真 (54)5.7本章小结 (59)第6章电荷泵锁相环版图设计 (60)6.1版图设计考虑 (60)6.1.1 Dummy的考虑 (60)6.1.2 电阻版图设计 (60)6.1.3 电容版图设计 (61)6.1.4 噪声问题 (61)6.1.5 闩锁问题和天线效应 (61)6.2版图设计实现 (62)6.3本章小结 (65)结论 (66)参考文献 (67)攻读硕士学位期间发表的论文及其它成果 (71) (72)致谢 (73)第1章绪论1.1 课题背景及研究的目的和意义锁相的概念早在20世纪30年代提出,并很快在电子通信系统中获得广泛的应用。

低噪声参考环原理及相位噪声优化方法

低噪声参考环原理及相位噪声优化方法

低噪声参考环原理及相位噪声优化方法【摘要】:本文介绍了低噪声参考环的基本原理和相位噪声的概念。

随着技术发展,相位噪声指标要求越来越高,本文同时也介绍了一些相位噪声优化的一些方法。

【关键词】:低噪声参考环;相位噪声;优化1引言现代测试测量技术飞速发展,信号处理的仪器仪表发挥着无可估量的作用。

其中低噪声参考环模块在信号发生器中起着基础支撑作用,为小数环模块、本振环模块、射频通道模块等提供参考信号。

这个信号决定着后面环路直到整个信号发生器输出信号的质量。

所以,低噪声参考环模块输出的参考信号要求功率输出稳定,频谱纯度高,谐波与寄生满足指标,单边带相位噪声低。

通过提升低噪声参考环模块输出的参考信号的质量,能够提高信号发生器的质量,加速现代通信技术的发展。

随着技术不断提高,对电路系统又提出了更高要求,这就要求电路系统必须低相位噪声,在现代技术中,相位噪声已成为限制电路系统的主要因素。

低相位噪声对提高系统性能起到重要作用。

2低噪声参考环基本原理低噪声参考环模块作为高纯频率合成的一部分是整机实现高纯频率合成的基础,主要功能是生成信号源中其它电路所需的参考频率以及整机工作时钟参考信号发生板,通过板上的10MHz晶振与100MHz晶振进行锁相,从而得到锁定之后的100MHz信号。

通过倍频电路,得到其它电路板模块所需要的不同的参考信号;通过分频电路,得到整机需要的10MHz信号,从而给整机提供参考信号。

100MHz晶振的相噪指标决定了整机近端相噪的好坏,当然还有整个环路的影响。

经积分后的压控电压加到晶振的压控端,来调节晶振的输出,当环路锁定时,晶振就稳定的输出频率为100MHz的正弦波信号。

10MHz晶振影响对信号近端也有影响,特别是输出信号频偏10Hz以内。

3相位噪声的概念相位噪声是短期稳定度的频域表示,它可以看成是各种类型的随机噪声信号对相位的调制作用。

从频域表现来看,频谱不再是一根离散的谱线,而带有一定的带宽。

2.4GHz CMOS全集成低噪声放大器的设计

2.4GHz CMOS全集成低噪声放大器的设计

关键模块 ,它的主要作用是将天线从空 中接收到的 微弱信号进行放大 ,从而有效 的抑制后续电路的噪 声 ,自 身只引入较低 的噪声 ,提高接收信号 的灵敏 度, 以提供系统解调所需要的信息数据。 低噪声放大
器广 泛应用 于宇宙通 讯 、 雷达 、 电子 对抗 、 遥测 遥 控 、
微波通信以及各种高精度 的微波测量系统 , 其噪声 、 线性度和输入输出匹配等性能好坏直接影响到整个 接 收系统 的性能 。
() 2
2 5 H 的中心频率下 , .G z 4 噪声系数为 2 0 d ; 1 . 5 B ¥ 表 6 2
jot t  ̄
j(g ÷ tL L + o +)
= 0
示低 噪声 放 大器 的增 益 , 由图可 以看 出 , 本设 计 的增 益为 2.2d ;1 010 B S 1和 ¥2分别 表 示输 入 、 出端 口 2 输 的匹 配程度 ,输 入反 射 系数 S 达到 一 118B, 1 1 3 . d 输 7
中心 频率 2 5 H 上 。 .G z 4
3 共 源 共栅 低 噪声 放 大 器 的仿 真
在 本 次设计 过 程 中 , 过设 计优 化后 , 经 电路 的 主 约 为 1n 。 2 i 采用 台积 电( S 01 m C S工 l T MC).8 MO 艺 模 型 , 过 A S电路 仿 真 软 件 进 行 仿 真 , 到 仿 通 D 得 真 结果 , 1 V 的电源 电压 下 , 作 电流 约为 6 A, 在 . 8 工 m 噪声 系数 和 J参数 结果如 图 2所示 。 s 在 图 2中 , F为低 噪声 放 大 器 的 噪声 系 数 , N 在
图 1 共源共栅结构低噪声放大器
6 8
CH| V L NA NE v TE EcoM MUNt CAT ONS De e b r o 8 l c m e o 2

CMOS工艺的低相位噪声LC VCO设计

CMOS工艺的低相位噪声LC VCO设计

CMOS工艺的低相位噪声LC VCO设计李智群;王志功;张立国;徐勇【期刊名称】《东南大学学报(英文版)》【年(卷),期】2004(020)001【摘要】This paper presents the design and the experimental measurements of two CMOS LC-tuned voltage controlled oscillators (VCO) implemented in a 0. 18 μm 6-metal-layer mixed-signal/RF CMOS technology. The design methodologies and approaches for the optimization of the ICs are presented. The first design is optimized for mixed-signal transistor, oscillated at 2. 64 GHz with a phase noise of -93. 5dBc/Hz at 500 kHz offset. The second one optimized for RF transistor, using the same architecture, oscillated at 2. 61 GHz with a phase noise of -95. 8dBc/Hz at 500 kHz offset. Under a 2 V supply, the power dissipation is 8 mW, and the maximum buffered output power for mixed-signal and RF transistor are -7 dBm and -5. 4 dBm, respectively. Both oscillators make use of on-chip components only, allowing for simple and robust integration.%本文介绍了用0.18μm 6层金属混合信号/射频 CMOS工艺设计的2个 LC谐振压控振荡器及测试结果, 并给出了优化设计的方法和步骤. 第1个振荡器采用混合信号晶体管设计, 振荡频率为2. 64GHz, 相位噪声为-93.5dBc/Hz@500kHz. 第2个振荡器使用相同的电路结构, 采用射频晶体管设计, 振荡频率为2. 61GHz, 相位噪声为-95.8dBc/Hz@500kHz. 在2V电源下, 它们的功耗是8mW, 最大输出功率分别为-7dBm和-5.4dBm. 2个振荡器均使用片上元件实现, 电路的集成简单可靠.【总页数】4页(P6-9)【作者】李智群;王志功;张立国;徐勇【作者单位】东南大学射频与光电集成电路研究所,南京,210096;东南大学射频与光电集成电路研究所,南京,210096;东南大学射频与光电集成电路研究所,南京,210096;东南大学射频与光电集成电路研究所,南京,210096;解放军理工大学理学院,南京,210007【正文语种】中文【中图分类】TN402因版权原因,仅展示原文概要,查看原文内容请购买。

一款低噪声CMOS运算放大器的改进与设计

一款低噪声CMOS运算放大器的改进与设计

在 全集成产品中, 片上 电感 占用 芯片 面 积 过 多 。 电路 结 构 大 其
致上如图 1 示: 所
着人们生活 。低噪声放大器( w os l e, 1 n i a i r简称 L ) o e mp f i NA 作
为 射 频 收 发 机 前 端 的 主 要 部 件 ,其 功 能 主 要 是 对 从 R F接 收 机 天 线 或 天 线 滤 波 器 端 接 收 到 的 微 弱 信 号 进 行 放 大 以及 降 频、 波 , 到后端 R 滤 得 F相 关 电路 正 常 工 作 所 需 的 中 频 信 号 。 它位于整个射 频接收机 电路系统 的第一级 , 因此 其 各 项 指 标
近 年 来 射 频 无 线 通 信 技 术 飞 速 发 展 ,现 已发 展 到 能提 供 综 合 高 速 个 人 通 信 服 务 的第 三 代 (G) 动 通 信 系 统 , 线 通 3 移 无 信 技 术 已经 广 泛 应 用 于 国 民经 济 的 各 个 领 域 , 深 刻 地 改 变 正
1 引 言 .
点 是 阻 抗 匹 配 主 要 用 源 级 负 反 馈 电 感 和 栅 极 串 联 电感 来 实 现 , 为 它 使 用 纯 电抗 器 件 , 因 消耗 功 耗 几 乎 为 零 , 不 引 入 额 也
外的噪声, 因此 噪 声 性 能优 异 , 够 获 得 较 高 的 增 益 。缺 点 是 能
直 接 影 响 整 个 电路 系 统 的性 能 的 优 劣 。 通 常 L NA 的噪 声 来
源 有 四种 , 别 是热 噪 声 、 分 闪烁 噪 声 、 米 噪 声 、 爆 散粒 噪 声 。 从 噪 声 的 角 度 来 看 , 常 L 噪 声 系 数 要 求 5B 以下 。从 增 益 通 NA d 的角度来分析 ,一般要求 L NA 高 增 益 模 式 在 1 d 5 B左 右 , 低 增 益 在 0B 左 右 。从 选 频 的角 度 看 , 据 两 种 架 构 的不 同 , d 根 选

高频低噪声CMOS集成锁相环电路设计

高频低噪声CMOS集成锁相环电路设计

高频低噪声集成CMOS锁相环电路设计摘要/r高频电荷泵锁相环作为频率合成器或时钟发生器在通信系统中|有者极其重要的应用。

通信中数据的正确传输以及微处理器在正确的时序下运行都离不开它的正常工作。

并且随着通信系统自身性能的不断提高,对锁相环的性能也提出了更高的要求。

高频和低噪声是高性能锁相环所要求的。

因此,锁相环的设计仍然具有挑战性。

此外上海贝岭公司成熟的1.2umCMOS工艺也为高性能锁相环的实现提供了燃证。

厂~本文首先从生产实际出发在总结锁相环原理的基础上分析了在各种噪声影响下锁相环输出信号的稳定性。

着重讨论了引起输出信号抖动的关键因素一电源/衬底噪声,并定性地提出了应对措施。

然后针对每个分部电路给出了典型电路结构和改进方案,分析了它们各自的优缺点和影响电路性能的因素。

另外,在分析环路滤波器时从系统的角度分析了环路的稳定性条件。

最后,在理论分析的基础上,利用EDA工具HSPICE对电路功能进行了计算机模拟。

模拟结果表明该电路最高能输出200MHz的频率信号,功耗小于40roW,锁定时间小于2us,并且具有较强的噪声抑制能力。

、一7\—/\一/、/v关键词:锁相环,CMOST艺,相位噪声,压控振荡器,电荷泵HIGHFREQUENCYANDNOISEINSENSITIVEINTEGRATEDCMOSPLLDESIGNABSTRACTAsthefrequencysynthesizerorclockgenerator,charge-pumpphase-lockedloop(PLL)playsallimportantroleincommunicationsystemormicroprocessor.PhaseerrorOccursinPLLmayleadstoincorrectclockrecovery01"datatransmissionCurrentlytheincreasingdemandofhighperformancecommunicationsystemandmicroprocessorhasgreatlymotivatedtheimprovementofPLL.1bdesignaCMOSPLLthathashighspeed,litflepowerdissipationandlowoutputjitterisstillachallengingjob.ThefirstchaptersummarizesthebasicprincipleofPLLThentheproblemonandphasenoiseiSstudied.InfluenceofseveralkindsofnoiseiSfrequencyvariationanalyzedandthefocusiSplacedonpower/substratecrosstalkthatiSthemainsourceofoutputiitter.SomemethodsthatCanbeusedtoreducejitterarepresentedForeachandadvantagesanddisadvantagesofpartofPLL,typicalarchitectureiSprovidedwhicharediscussedAISOsomeimprovementshavebeenmadeonthem.FinallytheandseveralkeyfactorsinfluencingPU。

低噪声锁相环设计

低噪声锁相环设计

摘要i摘要本文设计了一个用于无线通信系统的低噪声锁相环。

分析了锁相环中的相位噪声的关系和各个噪声源对整体噪声的贡献。

这个锁相环包含了鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器。

本文所设计的压控振荡器采用Bonding线电感和2次谐波滤波器以降低其相位噪声,工作频率范围无缝覆盖1GHz到2GHz,并通过CML二分频器或者CML四分频器分频后得到250MHz到1GHz的信号。

而且,这个VCO除了环路滤波器之外还有一个调制信号接入点可以作为音频等信号的调制接口,这样这个锁相环外接一个功率放大器就可以作为发射机使用了。

另外,本文使用了一种新技术可以把环路滤波器的电容缩小到约原来的十分之一以降低成本。

然后,本文以Global Foundry 0.35um 2p3m 3V dual gate CMOS工艺设计了该锁相环电路并通过Cadence仿真验证。

最后,这个锁相环通过Global Foundry 0.35um 2p4m 3V/5V dual gate CMOS工艺MPWl流片制作并测试,测试结果基本符合设计指标。

关键词:锁相环,环路滤波器,压控振荡器,噪声,Bonding线电感ii 低噪声锁相环设计ABSTRACT iABSTRACTThis research proposes a low noise Phase Lock Loop(PLL)for wireless communication system. Analysis of output phase noise relating to various PLL system parameters and noise contribution from internal noise sources is presented.The PLL circuit includes phase frequency detector, charge pump, loop filter, voltage-controlled oscillator (VCO), and divider. In order to get a low phase noise, a Bonding wire inductor is used in the LC VCO and an external LC degeneration tank is used to filter out 2nd harmonic signal to reduce phase noise further. The work frequency of VCO is from 1GHz to 2GHz, and it is divided by CML divide-by-2 or CML divide-by-4 to get output signal from 250MHz to 1GHz. In addition, the PLL system also has an input pin which can be used to modulate VCO for external signal such as voice. Therefore, the PLL system can also be used as a transmitter with an external power amplifier (PA). Furthermore, we also use a new technique to reduce the capacitance of loop filter to one tenth to save silicon area. Then, this PLL system is designed and simulated using Global Foundry 0.35um 2p3m 3V dual gate CMOS process. At last ,the PLL system tape out in Global Foundry 0.35um 2p4m 3V/5V dual gate CMOS MPW technology, and its test results agree well with simulation results.Keyword: PLL, LPF, VCO, Noise, Bonding Wire Inductorii 低噪声锁相环设计致谢i致谢此论文得以顺利完成,首先应该感谢我的导师蔡觉平教授和孙茂友博士在这两年来对我学业上广泛的指导和生活上无微不至的照顾。

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咿魅怂测磐发2.4GHz低相位误差低相位噪声CMOSQVCO设计高慧,吕志强,来逢昌(哈尔滨工业大学微电子中心,哈尔滨150001)摘要:提出了一种新型的适用于锁相环频率夸成器的正交压控振荡器(Qvc0)结构,分析了OvcO的工作原理及其相位噪声性能。

ADs仿真结果表明,电路工作在2.4GHz、偏离中心频率600kHz的情况下相位噪声为一115.4dBc/Hz,在1.8v电源下功耗仪为2.9mw,输出信号的相位误差小于O.19。

结果还表明相对于目前流行的Ovc0结构,提出的结构实现了低相位误差、低功耗、高,0M值。

关键词:正交压控振荡器;相位噪声;相位误差;品质因数中图分类号:TN752文献标识码:A文章编号:1003.353x(2007)11-0988—04Designof2.4GHzLow-Phase-ErrorLow-Phase-NoiseCMoSQVC0GA0Hui,LOZhi-qiang,LAIFeng—ch锄g(肼b捌跏豳c咖,肼缸k血妇矿7‰缸影,黝缸150001,cMM)Absn譬ct.AnovelLcqIladr砒I珊voltage-conⅡ柚led08cilhtor(QVcO)w鹅deBi印edforPh船e—locked100p雠queⅡcysymhesi北r.Th8叩emtionpdnciple且ndpha8enoiseoftheQVcOwere粕嘶zed,ADsBi圳1“onreBults8howt}laltheci工cu“achievestheph踟noi∞0f一115.4dBc/}Izat600k№offset,a11dpowerdissip砒iononly2.9mwfhthewholeQVc0attllevolt89eB“pply0f1.8V.nepha跎emrbefweenIandQsigI“siB且tm08tO.19。

.The唧adBonofADsreBultsaIldreceⅡtPublisheddesi印s8ho啪thattheadvaIltag骼0ftheQVc0stnlctIlrearetllecharacⅫstics0fmt}Ier10wpha舱ermr,10wpowercoIlsump60n蛐dhighngLIre-of.medt.Key啪r凼:Qvco;pha8enoi∞;ph踟ermr;69Ilre—of-merit(FoM)1引言近年来,随着无线通信的广泛需求和迅速发展,直接变频收发器由于其低功耗、低造价、高集成度已成为Ic设计中大量研究的课题。

为了增加数据传输速度,避免信息的损失,一般选用两路成正交信号处理通道的接收机,这样一个准确的正交相位输出本振源就成为现代无线收发机中的关键模块。

目前,实现相位正交输出压控振荡器的方法有多种“J。

一是采用Rc.cR网络,其主要缺点在于占用芯片面积大,相位误差主要取决于器件的匹配程度。

第二种方法是频率除法器,其主要缺点在于vco提供的频率需要是输出频率的2倍,导致功耗增加,而且正交性能会受到VcO输出波形占空比的影响。

第三种选择是无源多相网络,但是多相滤9SS半导体技术第32卷第1】期波器会带来很大的信号衰减,因此需要另外增加放大级来放大信号,这也将引人很大的系统功耗。

第四种方法是采用正交压控振荡器(OvcO),直接将两个相同的Lc.vcO耦台在一起。

尽管相对于单个vcO来说功耗和面积会有所增加,但由于其输出信号具有相位噪声小、正交特性好的优点,OvcO得到了广泛的应用。

本文提出一种适用于锁相环型频率综合器的低相位误差、低功耗、低相位噪声的Qvc0。

在综合比较相位噪声、相位误差、功耗及调谐范围的基础上,相对于同类结构提出的QvcO性能更为优良。

2电路设计正交压控振荡器的原理是将两个相同的Lc—vcO耦合在一起,这样就能强制两个vcO输出相位间隔900的四路信号,其结构和相位如图l所示。

2007年11月万方数据高慧等:2.4G}Iz低相住误差低相位噪声cMosQvcO设计008旷图lQVcO的框图及相位图2为提出的QvcO结构图。

QvcO的振荡单元采用交叉耦合互补结构,其主要的优势为”J:①在电流一定的情况下互补结构能够提供较高的跨导,使得交叉耦台差动对的开关速度加快;②互补结构的上升时间和下降时间具有更好的对称性,使l/尸噪声的转角频率下降;③对于全NMos结构来说,漏端电压为电源%。

,降落在沟道上的直流电压比较大,因此速度饱和效应增强,7值增大。

图2QVcO结构QvcO的振荡单元由Lc谐振回路,以及交叉耦合的NMOs和PMos晶体管对构成。

交叉耦合结构的晶体管对给振荡器提供负疆,以抵消工£谐振腔内元件的寄生电阻,维持一个稳定振幅的振荡,因此这种类型的LcvcO也被称为负阻振荡器。

LC谐振回路中的电感采用片上螺旋线电感实现,电容采用一对背靠背连接的MOs管可变电容器实现。

对于Qvc0来说,通常有两种耦合方式,耦台管与开关管并联(nQvcO)和串联(s-QvcO)。

在P.OvcO中相位误差与耦台强度具有很强的函数关系,导致了二者之间的折衷。

而在s.QVco中,相位误差仅仅是耦合强度的弱函数,因此相位噪声和相位误差性能可以同时得到优化”J。

尾电流源采用单个晶体管实现,而不是两个晶体管分别为vcO提供尾电流。

这种方法可以使偏置电流在整个振荡周期中更有效地分布于嚼个耦台振荡器中,而且采用单个晶体管的尾电流源的相位精确度要略微优于两管分别提供尾电流的结构【4』。

采用尾电容可以在一定程度上改善相位噪声性能"3。

在振荡过程中每个NM0s管开启一次,尾电流源结点处的电压上拉一次,造成尾电流源结点处电压的额率为振荡频率的2倍。

因此振荡频率的偶次谐波处的噪声分量对相噪有十分重要的影响,尾电容可以滤除大部分高频噪声成分。

3相位噪声分析相位噪声是压控振荡器最为重要的技术指标之一。

压控振荡器中主要的噪声源包括Lc振荡回路、有源器件和尾电流源晶体管三部分。

vcO的相噪通常与几个重要参数有关。

ke∞n_61提出了一个半经验公式来描述相位噪声,其表达式为啦)=掣(轰)2(-+警)(1)式中:Ao为电压摆幅;丑。

为谐振回路谐振时的阻抗;口为谐振回路的品质因数;,为过量噪声因子;△^,,为电路噪声的l/,转角频率;,m为频率偏移;矗为振荡频率。

根据‰模型优化相噪的第一步是使谐振回路的品质因数最大,而谐振回路的品质因数主要取决于电感的品质因数。

在电感和电容的值确定后,需要调节MOs管的尺寸。

为了达到较好的相噪特性,上升时间和下降时间需要保持一定的对称性。

负载晶体管以及耦合管的尺寸必须谨慎地选择以便满足单端对称性原则,其关系式表示为IlIpol…瓦+≯瓦5瓦’面¨,式中。

表示耦合强度,定义为n=鲁㈣假设所有的晶体管具有相同的沟道长度,形。

代表耦合管M。

m的宽度。

形。

.代表与耦合管串联的开关管M。

,.的宽度。

产01是M巩的载流子迁移率,P02是M。

的载流子迁移率。

当n值确定后,形。

的大小则取决于Ⅳ。

的大小。

图3描述了OvcO中的噪声源。

由于有源器件中电流和电压呈周期性变化,通常这些噪声源是周期静止的。

通过一种简化的静止分析方法,噪声源的影响可以通过功率谱密度在一个周期中最敏感的时刻来衡量(例如,谐振回路的差分输出电压过零点)。

图4<a)表示在这一平衡时刻噪声源的简化模型。

由于PMos晶体管和NMOs晶体管采用相同¨,万方数据高慧等:2.4GHz低相住{是差低相位噪声cM0sQVcO设计的连接方式连接到Lc谐振回路上,图中只给出了囝3带有噪声源的QVcO塑幽业幽厂e—铆P少吲卜—骨—一1......_一1.......一J(∞晶体管噪声源简化模型(M差动等效电路图4QVC0噪声模型4个PMos晶体管的噪声源。

将包含这些噪声源的电路进行戴维南等效,根据基尔霍夫电压定律可以得到如图4(b)所示的等效电路。

因此,OvcO中的六晶体管所产生的噪声功率谱密度可以表示为f蠢={(i刍+f乞+l;・+£刍+f备+i备)=寺(f:。

+f盈+i刍)(4)Mos管漏电流噪声谱密度可以表示为了=瓦赤挚IQNl+箍(5)式中:it为漏电流的热噪声分量;ii为漏电流的闪烁噪声分量;QⅣ为反型层电荷值;户。

日为有效载流子迁移率;£为沟道长度。

式中的漏电流的热噪声谱密度可以进一步表示为i=4^盯[等(Q∞阢)]=4☆巩∞(6)其中g∞=P摧coI(%一U)Ⅳ/£(7)r为加。

乘积、偏压k—h、‰的函数,其中£990半导体技术第32巷第11期为沟道长度,E。

为载流子速度饱和时的临界电场强度。

考虑到短沟道器件中的速度饱和效应,在g。

一定的条件下漏电流热噪声与g∞/如存在一定的关系[“。

在大多数偏置的条件下.NMOs的这个比值要大于PM0s,这就意味着在中心频率、调谐范围和振荡幅度均相同的条件下采用PMos晶体管的vc0能够得到更小的漏电流热噪声[…。

1矿相位噪声主要是由尾电流源晶体管和开关管的闪烁噪声上变频造成的,文献[9]的研究结果表明PMOs管的闪烁噪声要小于NMOs管的闪烁噪声。

基于上述分析,相对于NMOs晶体管来说,PMos晶体管具有更好的噪声性能。

若采用PMos和NMos作为耦合管的两个Ovco采用相同的Lc谐振腔和尾电流源,则尾电流源和电感中由金属和衬底间的欧姆损耗形成的等效串联电阻L贡献的噪声相等。

因此本设计中选择了PMOs晶体管,而不是NMOs晶体管作为耦合管。

4仿真结果Qvco采用两Mc提供的0,18肛m标准cM0s工艺,采用A百1ent公司的ADs进行仿真。

仿真得到电感值为3nH,工作在2.4Gm频率时品质因数为9,2。

仿真过程中,考虑到实际电路中器件不匹配造成的相位误差,设置两个谐振回路中的电感值使之存在0.1%的不匹配。

仿真得到的正交输出信号波形图如图5所示,输出的I,O两路信号最大的相位误差为0。

190。

婀谐范围特性如图6所示,控制电压从0V变化到1.8v时,输出频率从2.24Gm变化到2.64GHz。

相噪特性如图7所示,在偏离中心频率600KHz的情况下,相位噪声为一115.4dBc/Hz.1石14之善12lD昭0m200300ⅫⅫⅫ瑚ⅫⅫ时间/p墨图5QVco的正交输出信号2007年11月窨。

蔼。

一∞∞一蘑。

万方数据高慧等:2.4c也低相位误差低相位喙声cjlIosQVCO设计”2正8”蒸“23上2}卓营≤釜晕∞0204蛞n81D12l』l占l卫电压,v图6OVc0的调谐范围l妒1—1俨6×l伊频率他图7QVcO的相位噪声特性表1将QVc0的性能与目前流行的结构进行了比较。

采用品质因数(,0_】lf)指标来同时综合考虑功耗、中心频率、相位噪声的性能,其表达式为删=一£(△∞)+20k(赛兰)一10Ig(P)(8)QvcO结构在偏离2.4Gm中心频率3MHz的情况下Ⅲf值为185。

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