福州大学微电子卓越班数字集成电路课程设计报告
数字集成电路课程设计
《数字集成电路课程设计》教学大纲（digital integrated circuits）课程编号：060351006 学时/学分： 32（2周）/4一、大纲说明本大纲根据电子科学与技术专业2017年教学计划制订（一）适用专业电子科学与技术专业（二）课程设计性质《数字集成电路》课程设计是《数字集成电路》课程的重要实践环节，通过课程设计使学生从理论到实践初步结合，培养和提高学生工程设计与实际动手能力，为毕业设计和今后走上工作岗位打下一定的基础。
（三）主要先修课程和后续课程1、先修课程：《脉冲与逻辑电路》、《EDA技术与FPGA应用》、《电路》、《线性电子线路》；并行开课《集成电路版图与工艺》。
2、后续课程：《VLSI测试与可测性设计》、《集成电路的应用电路》等。
二、课程设计目的及基本要求本课程设计目的是启发学生的创新设计思想，培养学生进行数字集成电路设计的综合运用能力，熟悉计算机辅助设计在数字集成电路设计方面的运用。
要求学生掌握数字集成电路的工作原理，选择正确的工艺与模型库，设计能实现具体功能的电路系统，并应用计算机辅助软件进行仿真验证、逻辑综合、布版实现。
三、课程设计内容及安排课程设计的内容主要根据术课程理论教学部分进行，以教学和实践相结合的原则，考察学生的动手和创新能力。
以EDA设计流程为主线，完成具有实际应用意义电路的设计和验证。
尝试完成版图设计。
1、电路设计与仿真验证（1周）（1) 布置题目和要求，查找资料，确定设计方案并进行总体电路设计；（2）确定工艺和模型库，完成设计电路图和仿真、测试方案；（3）HDL输入，采用仿真软件进行代码仿真与调试，保证功能和时序正确；2、电路逻辑综合与时序验证（1周）（1）对设计进行时序、面积、功耗等方面的约束，形成约束文件；（2）对设计进行逻辑综合，得到满足设计要求的电路网表和标准延时文件；（3）完成电路网表的静态时序分析和仿真;（4）于指定时间进行课程设计答辩；（5）完成课程设计报告书。
福州大学微电子学专业卓越工程师培养方案
微电子学专业“卓越工程师教育”培养方案一、培养目标立足海西、面向全国，致力于培养德智体全面发展且具备微电子与集成技术、集成电路设计和封装测试等领域的宽厚理论基础、专业知识和实验能力，有很强的工程实践能力和跟踪掌握该领域新理论、新知识、新技术能力，拥有较高综合素质、创新能力和国际竞争力的高级设计型专门人才。
培养的学生能在高等院校﹑科研院所﹑管理机构﹑公司等机关和企事业单位从事信息技术、光电系统、电子材料及器件、集成电路设计、集成电路封装与测试、嵌入式系统设计等技术与管理工作。
二、培养模式采取“3+1”校企联合培养模式，即3年校内培养加累计1年时间在企业学习，四年级结束时，对满足培养要求的学生发给本科毕业证书和学士学位文凭。
三、规模和生源从2009级起，从微电子学专业学生中遴选出30名学生组成卓越实验班，待实验成功并取得经验后将逐步扩大到全体学生参加。
四、培养措施及特色1、通过课程体系和教学内容的有机整合，使学生具有扎实的工科基础和较强的数理思维能力，同时注重自然科学与人文科学的融合，并开设前沿性交叉学科课程，拓宽学生知识面。
2、突出工程实践和创新能力，打造一批工程教育特色课程。
课程体系面向工程，强调宽基础、重实践、重应用，教学内容精而管用，适当削减部分课程学时，同时开设企业与工程管理、企业法规、企业文化、国内外营销等等与企业管理密切相关的课程。
3、学生在本科阶段累计有一年时间到企业顶岗或挂职，接受工程实践训练。
学生毕业设计必须结合生产实际进行，可以以毕业设计形式完成毕业论文。
4、学生完成基础课程和专业基础课程的学习后，本科第4学年将与企业挂钩，学生将分配到不同的企业中。
在企业的生产实习、企业实践与毕业设计的教学过程中，采用“双导师制”，即学生下派企业的同时，一个企业指定一名学院内在职教师为指导教师，长期与企业合作，与企业导师共同制定课程进度与相关内容等，为学生及时完成学业奠定基础。
学生到达企业后，由企业指派高级技术人员（一般为总工程师或部门负责人）为固定企业指导教师。
数字集成电路设计实验报告
数字集成电路设计实验报告
摘要：
本实验旨在设计一个数字集成电路，实现特定功能。
本报告将介绍实验目的、背景和理论知识、设计方法、实验步骤、结果分析和讨论以及实验总结。
1.实验目的：
设计一个数字集成电路，实现特定功能，并通过实验验证设计的正确性和可行性。
2.背景和理论知识：
简要介绍数字集成电路的基本概念和原理，并介绍与本实验相关的理论知识，包括逻辑门、布尔代数、时序电路等。
3.设计方法：
本部分将详细介绍实验中采用的设计方法，包括采用的逻辑门类型、布尔代数的转换方法、时序电路的设计方法等。
4.实验步骤：
本部分将详细描述实验的具体步骤，包括电路图的绘制、器件的选择和布局、逻辑设计的步骤、时序电路的设计方法、电路的仿真等。
5.结果分析和讨论：
本部分将对实验结果进行分析和讨论，比较设计与实际结果的差异，分析可能的原因，并讨论实验的局限性和改进方向。
6.实验总结：
总结实验过程中的收获和经验，评估实验的结果和设计的可行性，并提出对未来工作的展望和建议。
通过对数字集成电路设计实验的详细介绍和分析，本报告旨在提供一份完整的实验报告，帮助读者理解实验过程和结果，并为今后的设计工作提供参考。
数字集成电路设计实验报告
哈尔滨理工大学数字集成电路设计实验报告学院：应用科学学院专业班级：电科12 - 1班学号：1207010132姓名：周龙指导教师：刘倩2015年5月20日实验一、反相器版图设计1.实验目的1）、熟悉mos晶体管版图结构及绘制步骤；2）、熟悉反相器版图结构及版图仿真；2. 实验内容1）绘制PMOS布局图；2）绘制NMOS布局图；3）绘制反相器布局图并仿真；3. 实验步骤1、绘制PMOS布局图：(1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层；(4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层；(7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察；2、绘制NMOS布局图：(1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览；3、绘制反相器布局图：(1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟；4. 实验结果4.1 nmos版图4.2 pmos版图4.3反相器的版图4.4反相器的spice文件4.5反相器的仿真曲线5.实验结论通过对仿真曲线的分析，当输入为高电平时，输出为低电平；当输入为低电平时，输出为高电平。
数字电路课程设计报告精选3篇整理
让知识带有温度。
数字电路课程设计报告精选3篇整理数字电路课程设计报告精选3篇随着社会一步步向前进展，报告使用的频率越来越高，报告包含标题、正文、结尾等。
那么报告应当怎么写才合适呢？以下是我整理的数字电路课程设计报告，仅供参考，欢迎大家阅读。
数字电路课程设计报告1一、设计目的温度是日常生活中无时不在的物理量，温度的掌握在各个领域有着广泛乐观的意义。
如温室的温度掌握等。
另外随着数字电子技术的快速进展，将模拟电量转换成数字量输出的接口电路A/D转换器是现实世界中模拟信号向数字信号的桥梁。
在以往的A/D器件采样掌握设计中，多数是以单片机或CPU为掌握核心，虽然编程简洁，掌握敏捷，但缺点是掌握周期长，速度慢。
单片机的速度极大的限制了A/D高速性能的利用，而FPGA的时钟频率可高达100MHz以上。
本设计进行时序掌握、码制变换，具有开发周期短，敏捷性强，通用力量好，易于开发、扩展等优点。
二、设计的基本内容本次设计主要是基于FPGA+VHDL的温度掌握系统，可编程器件FPGA和硬件描述语言VHDL的使用使得数字电路的设计周期缩短、难度削减。
设计采纳模块化思路，包括四个模块FPGA掌握ADC0809模块、分频模块、数据传输模块、元件例化模块,再加以整合实现整个系统，达到温度掌握的目的。
基于FPGA的信号采集系统主要有：A/D转换器，FPGA，RS232第1页/共3页千里之行，始于足下。
通信。
A/D转换器对信号进行会采集，A/D内部集成了采样、保持电路，可有效的降低误差，削减外围电路的设计，降低系统的功耗。
A/D在接受到指令后进行采集，FPGA采集掌握模块首先将采集到的通过A/D转换城的数字信号引入FPGA，而后对数字信号送往算法实现单元进行处理，并存于FPGA内部RAM中。
1.试验设计指标及要求：1.1课题说明：在体育竞赛、时间精确测量等场合通常要求计时精度到1%秒（即10 ms）甚至更高的计时装置，数字秒表是一种精确的计时仪表，可以担当此任。
福州大学集成电路版图设计实验报告
福州大学物信学院《集成电路版图设计》实验报告姓名：席高照学号：111000833系别：物理与信息工程专业：微电子学年级：2010指导老师：江浩一、实验目的1.掌握版图设计的基本理论。
2.掌握版图设计的常用技巧。
3.掌握定制集成电路的设计方法和流程。
4.熟悉Cadence Virtuoso Layout Edit软件的应用5.学会用Cadence软件设计版图、版图的验证以及后仿真6.熟悉Cadence软件和版图设计流程，减少版图设计过程中出现的错误。
二、实验要求1.根据所提供的反相器电路和CMOS放大器的电路依据版图设计的规则绘制电路的版图，同时注意CMOS查分放大器电路的对称性以及电流密度（通过该电路的电流可能会达到5mA）2.所设计的版图要通过DRC、LVS检测三、有关于版图设计的基础知识首先，设计版图的基础便是电路的基本原理，以及电路的工作特性，硅加工工艺的基础、以及通用版图的设计流程，之后要根据不同的工艺对应不同的设计规则，一般来说通用的版图设计流程为①制定版图规划记住要制定可能会被遗忘的特殊要求清单②设计实现考虑特殊要求及如何布线创建组元并对其进行布局③版图验证执行基于计算机的检查和目视检查，进行校正工作④最终步骤工程核查以及版图核查版图参数提取与后仿真完成这些之后需要特别注意的是寄生参数噪声以及布局等的影响，具体是电路而定，在下面的实验步骤中会体现到这一点。
四、实验步骤I.反相器部分：反相器原理图：反相器的基本原理：CMOS反相器由PMOS和NMOS构成，当输入高电平时，NMOS导通，输出低电平，当输入低电平时，PMOS导通，输出高电平。
注意事项：（1）画成插齿形状，增大了宽长比，可以提高电路速度（2）尽可能使版图面积最小。
面积越小，速度越高，功耗越小。
（3）尽可能减少寄生电容和寄生电阻。
尽可能增加接触孔的数目可以减小接触电阻。
（4）尽可能减少串扰，电荷分享。
做好信号隔离。
反相器的版图：原理图电路设计：整体版图：DRC检测：LVS检测：II.CMOS差分放大器部分：CMOS差分放大器的原理图：在该电路中，M1、M2为有源负载，M3、M4为电流源，M5为电流源器件。
数字集成电路课程实验报告
数字集成电路设计课程实验报告姓名:班级:学号:指导老师:实验时间:实验地点:实验一:设计一个反相器一、实验目的1、学习及掌握cadence 图形输入及仿真方法；2、掌握基本反相器的原理与设计方法；3、掌握反相器电压传输特性曲线VTC 的测试方法；4、分析电压传输特性曲线，确定五个关键电压OH V 、OL V 、IH V 、IL V 、TH V 。
二、实验内容本次实验主要是利用cadence 软件来设计一基本反相器(inverter)，并利用仿真工具Analog Artist(Spectre)来测试反相器的电压传输特性曲线(VTC, Voltage transfer characteristic curves)，并分析其五个关键电压:输出高电平OHV 、输出低电平OLV 、输入高电平IHV 、输入低电平ILV 、阈值电压THV 。
1、在cadence 环境中绘制的反相器原理图如图一所示。
值得注意的是应将NMOS 的衬底接地（GND ），而相应的应将PMOS 的衬底接电源（VDD ），这样不仅能消除体效应，而且还能够减弱闩锁效应（在NMOS 实现中并不存在）。
2、在Analog Environment 中，对反相器进行瞬态分析(tran)，仿真时间设置为4ns 。
其输入输出波形如图二所示。
三、实验环境 软件:Cadence硬件:计算机四、实验结果由图可以看出：输出高电平5OH V V =、输出低电平0OL V V =、输入高电平 3.15IH V V =、输入低电平 2.24IL V V =、阈值电压 2.66TH V V =。
所以，噪声容限为：2.240 2.24L IL OL NM V V V =-=-= 53.15 1.85H OH IH NM V V V =-=-=实验二:设计一个水位控制器一、设计要求1、给出满足题目要求的电路图；2、根据设计目标，计算各MOS 管的尺寸；3、对电路进行仿真，仿真内容包括：直流输入范围、直流输出范围；4、对结果进行分析。
集成电路课程设计报告范例
集成电路课程设计1.目的与任务本课程设计是?集成电路分析与设计根底?的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计根底上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计→电路设计及模拟→幅员设计→幅员验证等正向设计方法。
2.设计题目与要求2.1设计题目及其性能指标要求器件名称：含两个2-4译码器的74HC139芯片要求电路性能指标：（1）可驱动10个LSTTL电路〔相当于15pF电容负载〕；（2）输出高电平时，|I OH|≤20μA，V OH，min=4.4V；（3）输出底电平时，|I OL|≤4mA，V OL，man=0.4V；（4）输出级充放电时间t r=t f ，t pd＜25ns；（5）工作电源5V，常温工作，工作频率f work=30MHz，总功耗P ma*＝150mW。
2.2设计要求1.独立完成设计74HC139芯片的全过程；2.设计时使用的工艺及设计规则： MOSIS:mhp_n12；3.根据所用的工艺，选取合理的模型库；4.选用以lambda(λ)为单位的设计规则；5.全手工、层次化设计幅员；6.到达指导书提出的设计指标要求。
3.设计方法与计算3.174HC139芯片简介74HC139是包含两个2线-4线译码器的高速CMOS数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表1所示：图1 74HC139芯片管脚图表1 74HC139真值表片选输入数据输出C s A1 A0 Y0 Y1Y2Y30 0 0 0 1 1 10 0 1 1 0 10 1 0 1 1 0 10 1 1 1 1 1 01 ×× 1 1 1 1从图1可以看出74HC139芯片是由两片独立的2—4译码器组成的，因此设计时只需分析其中一个2—4译码器即可，从真值表我们可以得出Cs为片选端，当其为0时，芯片正常工作，当其为1时，芯片封锁。
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题 目：4 bits超前加法进位器的全定制设计
姓 名：席高照
学 号：111000833
学 院：物理与信息工程学院
专 业：微电子（卓越班）
年 级：2010级
指导教师：群超（签名）
2013 年 6 月 3 日
2.2推荐工作条件3
第1章 概
1.1
•综合应用已掌握的知识
•熟悉集成电路设计流程
3.2.1输出级电路设计
其中
VDD=1.8V 联立可求得
Wn=18.7u≈19u
WP=3.93Wn=73.9u≈74u
L=0.18u
3.2.2部反相器
其中
•Tr=Tf=1ns，为负载电容
•一般来说，部反相器的负载由三个部分电容构成，分别是：
本级漏极的PN结电容Cpn
下级的栅电容Cg
连线杂散电容Cs
Cj是单位面积的结电容，Cjsw是单位长度的周边电容，b为有源区宽度，这里取0.3um。
2.3 电特性
表2-3-1直流工作规格
Symbol
Parameter
Conditions
Min
Typ
(Note 1)
Max
Units
Input clamp voltage
=Min =-18mA
-1.5
V
High Lever Output Voltage
DM54
2.5
3.4
V
DM74
2.7
3.4
Low Lever Output Voltage
DM54
0.25
0.4
V
DM74
0.35
0.4
DM74
0.25
0.4
Input currentMax input voltage
A B
0.5
mA
CO
0.1
High Lever Input Current
A B
40
uA
CO
20
Low Lever Input Current
A B
-0.8
mA
CO
-0.4
74283芯片的引脚功能表：
引脚位
符号
名称及功能
4,1,13,10
和输出端
5，3,14,12
A1，A2，A3，A4
运算输入端
6，2,15,11
B1，B2，B3，B4
运算输入端
7
C0
进位输入端
9
C4
进位输出端
8
GND
接地（0V）
16
Vcc
正电压电源
表2-174283引脚功能
2.2 推荐工作条件
表2-2SMIC 0.18工艺工作条件
•熟悉集成电路设计主流工具
•强化学生的实际动手能力
•培养学生的工程意识和系统观念
•培养学生的团队协作能力
1.2
1.2.1
4bits超前进位加法器全定制设计
1.2.2 设计要求
Vdd=1.8V,VoH=4.6V,Vol=0.4V
可驱动10个LSTTL电路（相对于15pf电容负载）
1.2.3 设计容
•功能分析及逻辑分析
3.2.3部电路等效
部逻辑门的设计采用与非门的等效反相器设计，也就是根据晶体管的串并联关系，再根据等效反相器中相应晶体管的尺寸，直接获得与非门的各晶体管的尺寸的方法。
以两输入与非门为例：
•P管的W/L的计算
将两输入与非门的两个并联P管等效为部反相器的P管，为保证在只有一个PMOS管导通的情况下，仍能获得所需要的上升时间，要求各PMOS管的宽长比与反相器中的PMOS管相同，即Wp=0.75um
CO to
10
11
ns
Propagation Delay Time High to Low Lever Output
CO to
10
12
ns
Propagation Delay Time Low to High Lever Output
CO to
10
11
ns
Propagation Delay Time High to Low Lever Output
所以
Cg=(Wn+Wp)·L·Cox= 150.7pF
这里的Wn和Wp近似取输出级的Wn和Wp的值
一般情况下，连线杂散电容远小于栅电容，故本次设计忽略Cs的影响
综合上述三部分的电容量，可以得到部反相器的负载
由于tr=tf，由公式可近似认为
故
由tr=tf=1ns，
可得
Wn=0.1887um，取Wn=0.22um，则Wp=0.75um
•电路设计及器件参数设计
•估算功耗与延时
•电路模拟与仿真
•版图设计
•版图数据提交及考核，课程设计总结
第2章 功能分析及逻辑分析2 Nhomakorabea174283为4为超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。其管脚图如下：
图2-1
CO to
10
12
ns
Propagation Delay Time Low to High Lever Output
to
10
11
ns
Propagation Delay Time High to Low Lever Output
to
10
12
ns
Propagation Delay Time Low to High Lever Output
Short circuit output
(Note 2)
DN54
-100
mA
DM74
-100
Supply current
(Note 3)
19
34
mA
Supply current
(Note 4)
22
39
mA
表2-3-2交流特性
Symbol
Parameter
From(Input)
To(Output)
Units
Min
Max
Min
Max
Propagation Delay Time Low to High Lever Output
CO to,
10
11
ns
Propagation Delay Time High to Low Lever Output
CO to,
10
12
ns
Propagation Delay Time Low to High Lever Output
to C4
8
11
ns
2.4 真值表
表2-4真值表
2.5 表达式
定义两个中间变量Gi和Pi：
所以：
进而可得各位进位信号的罗辑表达如下
2.6 电路图
图2-2
第3章
3.1
Vdd=1.8V,VoH=4.6V,Vol=0.4V
可驱动10个LSTTL电路（相对于15pf电容负载）
3.2模块划分
根据电路原理，可以将加法器的电路分为五级：输入级、部反相器、部逻辑门、输出级和输出缓冲级。
CO to C4
8
10
ns
Propagation Delay Time High to Low Lever Output
CO to C4
8
11
ns
Propagation Delay Time Low to High Lever Output
to C4
8
10
ns
Propagation Delay Time High to Low Lever Output