CSP装配的可靠性
CSP封装技术范文
CSP封装技术范文
一、CSP封装技术简介
CSP（Chip Scale Packaging）封装技术是一种新型的半导体封装技术，它主要用于电子产品中的微处理器、内存芯片和控制芯片等封装，既有高密度、低阻抗、高可靠性，又能减少体积，深受电子产品制造商的青睐，被广泛应用于汽车电子和通信产品中。
CSP封装技术的基本原理是：在经过涂抹氧化铝的芯片表面上安放延展置片，并将延展置片与芯片之间的余空空间填充电镀金属，直到延展置片与芯片之间的余空位置完全填满，然后将延展置片连接到电路板上，完成整个封装过程。
CSP封装技术大大地减少了封装结构的厚度，克服了普通封装技术存在的一些后效应，从而提高了电子产品的可靠性和寿命。
二、CSP封装技术的特点
1、体积小：由于CSP封装技术层次较低，厚度较薄，相比于传统的封装技术，CSP封装技术可以大大地减小封装体积，是现代电子产品封装技术的最佳选择。
2、低阻抗：CSP封装技术采用延展置片实现导热结构，相比于传统金手指封装技术来说，CSP封装技术的层次更低，具有较好的传导性能，可以有效提高电子产品的散热能力。
3、可靠性高：由于CSP封装技术的体积小、电磁干扰小，也提高了电子产品的可靠性和寿命。
芯片级无铅CSP器件的底部填充材料
芯片级无铅CSP器件的底部填充材料近年来，随着环保意识的不断提高和国际环保法规的不断加强，无铅电子器件越来越受到人们的关注。
而在无铅器件中，芯片级无铅CSP器件是一种重要的无铅封装技术。
芯片级无铅CSP器件的底部填充材料是该器件封装的重要组成部分，直接影响着芯片在封装过程中的稳定性和性能表现。
本文将从芯片级无铅CSP器件的底部填充材料的基本特性、应用领域、研究现状和未来发展方向等方面进行探讨。
一、芯片级无铅CSP器件底部填充材料的基本特性芯片级无铅CSP器件底部填充材料通常采用有机填料。
该材料需要具备以下特性：1.低CTE（热膨胀系数）：中小尺寸芯片（如2 x 2 mm²）的CTE通常在10~20 ppm/℃之间，而填充材料的CTE应低于该范围。
2.高Tg（玻璃化转变温度）：填充材料的玻璃化转变温度应高于芯片工作温度。
3.良好的反应性：填充材料应具有良好的反应性，能够与基材和芯片熔点接近的锡涂层反应，形成可靠的焊点。
4.良好的流动性：填充材料应具有良好的流动性，在封装过程中能够充分填充芯片与基材间的空隙，形成均匀的压接界面。
5.良好的可靠性：填充材料应具有良好的耐热性、耐湿性、抗氧化性等特性，能够保证器件长期稳定工作。
二、芯片级无铅CSP器件底部填充材料的应用领域芯片级无铅CSP器件在移动通讯、数码产品等领域得到广泛应用。
该封装技术具有体积小、重量轻、低功耗、高可靠性等优点，尤其适用于小型便携设备和手机等领域。
三、芯片级无铅CSP器件底部填充材料的研究现状目前，国内外对芯片级无铅CSP器件底部填充材料的研究主要集中在以下几个方面：1.填充材料的合成及性能研究：国内外学者通过改变填充材料成分、结构和制备工艺等方法，研究填充材料的热稳定性、抗拉强度、耐热性、CTE等性能，以提高其在芯片级无铅CSP器件中的应用。
2.封装工艺优化：针对不同的芯片和基材材料，通过改变封装工艺参数，如封装温度、封装时间、封装压力等，优化填充材料在芯片与基材间的流动性和反应性，提高封装质量和可靠性。
用可返工底部填充材料增强CSP的可靠性
∞ ｒ 暮Ｉ ．
用可返工底 部填 充材料 增强ＯＳＰ的可靠性
Ｎｅ ｌ ｎ ａ ， ｕ ｉａ ｄａＶｉｗａ ａ ｈ ｒ ａ Ｈａ ｎ ｈ Ｐ ｌ ｎ ｌ ｓ ｎ ｄ ａｎ ｇ Ｒｅ ｅ ｒ ｈａ ｄＴｅ ｈ ｏ ｏ ｙ ｓ ａｃ ｎ ｃ ｎ ｌｇ
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对流热
｛摩酝系数 ｛ ９ ｝
热静胀系数
‘ 碍即自阮 ≯ Ｌ
ｓｎｍ ｔ ｏ ，ｅ
ｌ０Ｐ ｏ ７ｐ皿， ｃ
交换再流工艺 ， 再流后目检零件缺陷 全部 ４ ｏ个不同的模块 ，模块 由 三种不同 Ｃ Ｐ 安装在—个电路板上 Ｓ ｓ 构成，为了便于识别，每个模块用一
具有熔化加工
、较高的蠕变性
材料的模块不作任何加热被底部填充 用—个 自动液体
涂敷装置对 Ｃ Ｐ 底部填充，用 Ａ材料和 Ｂ材料填充的 Ｓｓ 板被加热到 １０ ｏ 以排出湿汽和增加底部填充材料的流 动速度以及使涂敷畅通。 这些板子在 ２ ￣ ｔｏ， 对湿度条件下经过２ － ８ ０Ｃ、ｏ， ／ ￣ ４１ ６
的研 究 。
小时的老化测试 （Ｃ ） Ｐ Ｔ ，温度由一 个加 热到 １１ 可控 ２￣ Ｃ
热板控制，根据—个如表 ４所示的预先确定的安排板子
在经 过 ２ 、２ 、７ 、９ 、１０ ４ 和 １８ 时 的加 热后 ４ ８ ２ ６ ２ 、１４ ６小
从测试架 匕 移走 ． 、１、 １ ３ 号板埽 ６ ９ ３和 ４
和较高的吸湿性。另一方面热塑性材料是非交联键线性
分子结构且具有柔软的特性 这些预聚合的材料能够多 次反复地熔化和和回熔而化学特 陛不会有明显的变化． 另一方面热固 使得具有非常
高的热敏特性、较低的吸湿 陛，通常是较脆的。所以热 固化材料在许多电子产品应用中是那种 “ ｒ ｏ ｅ 式 ｗｏ ｈ ｒ ” ｋ ｓ 的聚台物 最近市场上也出现 了一Ｊ可以软化的改 良的 热固化材料 。 更早些时候常使用的底部填充材料最大的不足是它 的不可返工性 ，现在开展了可返 工性底邵填舫 面重要
csp工艺技术
csp工艺技术CSP（Chip Scale Packaging），即芯片级封装技术，是一种先进的集成电路封装技术。
它的出现极大地推动了集成电路的快速发展，成为集成电路封装领域的重要技术。
CSP工艺技术是将芯片直接封装在其上的一种技术，封装的体积非常小，与芯片的尺寸相当，因此被称为芯片级封装。
由于CSP工艺技术的出现，不仅使芯片的封装体积显著减少，而且还提高了芯片的可靠性和性能。
CSP工艺技术的主要特点有以下几个方面：首先，CSP工艺技术使芯片的封装体积大大减小。
由于芯片和封装之间采用直接连接的方式，消除了传统封装中连接线的需要，使封装体积大大减小。
这不仅有利于集成电路的组装，还有助于减小电子产品的整体体积。
其次，CSP工艺技术提高了芯片的可靠性。
由于封装体积小，芯片与封装之间的连接线路更短，减小了电信号的传输延迟，提高了芯片的反应速度。
此外，CSP工艺技术还采用了先进的封装材料，具有良好的抗冲击性和耐热性，能够有效保护芯片的性能和稳定性。
再次，CSP工艺技术提高了芯片的性能。
CSP工艺技术使得芯片的电路布局更紧凑，电路元件之间的连接更短，减少了电阻和电感的损耗，提高了芯片的工作效率。
此外，CSP工艺技术还能够通过优化封装布局和材料的选择，进一步提高芯片的散热性能，提高芯片的工作频率和稳定性。
最后，CSP工艺技术提高了集成电路的制造效率。
CSP工艺技术采用了自动化的生产线和先进的制造设备，可以大大提高集成电路的生产效率。
同时，CSP工艺技术的应用还能够减少制造过程中的许多中间环节，降低了生产成本，提高了产品的市场竞争力。
总之，CSP工艺技术是一种先进的集成电路封装技术，通过直接将芯片封装在其上，实现了芯片级封装。
它的出现极大地推动了集成电路的快速发展，提高了芯片的可靠性和性能，提高了集成电路的制造效率。
随着科技的不断进步，CSP工艺技术将继续发展和创新，为电子产品的提升和发展带来更多的可能性。
CSP装配的可靠性研究
CSP装配的可靠性评估工具
Excel
Minitab
Excel是一款常用的办公软件，通过使 用其内置的函数和工具，可以方便地 进行数据分析和数据处理。
Minitab是一款统计软件，主要用于质 量改进和统计分析，可以用于CSP装配 的可靠性评估中的数据处理和分析。
Matlab
Matlab是一款数值计算软件，可以用 于CSP装配的可靠性评估中的数学计算 、算法开发等。
对CSP装配过程中的潜在失效模式进行预测和分类，并评估其对系统性能的影响。
FTA（故障树分析）
通过对CSP装配过程的故障树进行建造和分析，找出导致系统故障的根本原因。
MSA（测量系统分析）
评估CSP装配过程中各种测量系统的稳定性和重复性，以确保测量数据的可靠性。
CSP装配的可靠性评估流程
明确评估目标
通过模拟仿真技术，可以在实 际装配之前对整个装配过程进 行模拟，以便准确、客观地评 估其可靠性。
基于机器学习的故 障预测与控制
利用机器学习技术对故障进行 预测和控制，通过对大量数据 的分析，自动识别出潜在的故 障模式，并采取相应的控制措 施。
THANK YOU.
缺乏有效的可靠性评估 方法
对于CSP装配的可靠性评估，目前缺 乏科学、有效的评估方法，导致无法 准确、客观地评价装配的可靠性。
缺乏有效的预防和控制 措施
现有的可靠性研究主要集中在事后的 故障分析和处理上，缺乏对故障的预 防和控制措施的研究。
CSP装配的可靠性研究的发展趋势
完善理论体系
发展评估方法
未来的研究将致力于开发更科学、有效的评估方法 ，以准确、客观地评价CSP装配的可靠性。
未来的研究将进一步完善CSP装配的可靠性 理论体系，从系统的角度研究装配过程的可 靠性。
FC、BGA、CSP三种封装技术。
最早的表面安装技术——倒装芯片封装技术（FC）形成于20世纪60年代，同时也是最早的球栅阵列封装技术（BGA）和最早的芯片规模封装技术（CSP）。
倒装芯片封装技术为1960年IBM公司所开发，为了降低成本，提高速度，提高组件可靠性，FC使用在第1层芯片与载板接合封装，封装方式为芯片正面朝下向基板，无需引线键合，形成最短电路，降低电阻；采用金属球连接，缩小了封装尺寸，改善电性表现，解决了BGA为增加引脚数而需扩大体积的困扰。
再者，FC通常应用在时脉较高的CPU或高频RF上，以获得更好的效能，与传统速度较慢的引线键合技术相比，FC更适合应用在高脚数、小型化、多功能、高速度趋势IC的产品中。
随着电子封装越来越趋于向更快、更小、更便宜的方向发展，要求缩小尺寸、增加性能的同时，必须降低成本。
这使封装业承受巨大的压力，面临的挑战就是传统SMD封装技术具有的优势以致向我们证实一场封装技术的革命。
2 IBM的FCIBM公司首次成功地实施直接芯片粘接技术（DCA），把铜球焊接到IC焊盘上，就像当今的BGA 封装结构。
图1示出了早期固态芯片倒装片示意图。
IBM公司继续采用铜球技术并寻求更高生产率的方法，最终选择的方案为锡-铅焊料的真空淀积。
为了形成被回流焊进入球凸点的柱状物，应通过掩模使焊料淀积。
由于淀积是在圆片级状况下完成的，因而此过程获得了良好的生产率。
这种凸点倒装芯片被称为C4技术（可控塌陷芯片连接）一直在IBM公司和别的生产厂家使用几十年，并保持着高的可靠性记录。
虽然C4在更快和更小方面显得格外突出，但是呈现出更节省成本方面的不足。
与C4相关的两个重要的经济问题是：形成凸点的成本和昂贵的陶瓷电路的各项要求。
然而，正确的形成凸点技术及连接技术能够提供更进一步探求较低成本的因素。
3 形成凸点技术凸点形成技术分为几个简单的类型，即淀积金属、机械焊接、基于聚合物的胶粘剂以及别的组合物。
最初的C4高铅含量焊料凸点，熔点在300℃以上，被低共熔焊料和胶粘剂代替，从而使压焊温度下降到易于有机PCB承受的范围。
芯片规模封装(CSP)方案(一)
芯片规模封装（CSP）方案一、实施背景随着中国半导体市场的快速发展，芯片封装技术的重要性日益凸显。
传统封装技术已无法满足现代芯片的高性能、小型化和低功耗需求。
为了推动中国芯片产业的升级，实施规模封装（CSP）方案势在必行。
二、工作原理规模封装（CSP）是一种先进的芯片封装技术，旨在提高芯片的集成度和性能。
其工作原理是在芯片制造过程中，通过微细凸点将芯片与基板相连，实现电信号的传输。
CSP技术具有高密度、低成本、高可靠性等优点。
三、实施计划步骤1.技术研究：开展CSP技术的研究与开发，包括微凸点制造、芯片与基板连接技术等。
2.工艺流程优化：对CSP工艺流程进行优化，以提高生产效率。
3.设备采购与升级：采购先进的CSP封装设备，并对现有设备进行升级改造。
4.合作伙伴选择：选择具有丰富经验的CSP封装企业作为合作伙伴。
5.产品上市推广：完成产品研发后，进行市场推广与销售。
四、适用范围CSP技术适用于多种类型的芯片，如逻辑芯片、存储芯片、传感器等。
其适用于对性能要求较高的手机、笔记本电脑、服务器等电子产品。
五、创新要点1.采用先进的微凸点制造技术，实现高密度封装。
2.优化工艺流程，提高生产效率。
3.与合作伙伴共同研发适用于CSP技术的专用设备。
4.推广CSP技术在多领域的应用。
六、预期效果1.提高芯片性能：CSP技术可有效降低芯片的功耗和延迟，提高其性能。
2.降低成本：通过优化工艺流程和提高生产效率，可降低CSP产品的制造成本。
3.增强市场竞争力：CSP技术的应用将使中国芯片产业在全球市场中更具竞争力。
4.促进产业升级：CSP技术的推广将推动中国芯片产业的升级和发展。
七、达到收益通过实施CSP方案，中国芯片产业预计将实现以下收益：1.提高芯片性能和降低功耗，从而延长电子产品的使用寿命和降低能耗。
这将为消费者和企业节省成本，同时减少对环境的影响。
2.降低芯片制造成本将使更多的企业和消费者能够购买到价格更为合理的电子产品。
CSP装配的可靠性
求，确保产品质量稳定可靠。
加强原材料和零部件的质量控制
02
严格控制原材料和零部件的质量，从源头把关，确保产品质量
。
强化质量检测和数据分析
03
在关键工序设置质量检测点，对检测数据进行记录和分析，以
便及时发现问题并采取相应措施。
增强装配设备维护与管理
制定设备维护计划
根据设备特点和运行状况，制定合理的设备维护计划，包括保 养、检修、故障排查等，确保设备的正常运行。
建立设备管理档案
为每台设备建立管理档案，记录设备的购置信息、使用状况、维 修记录等，方便对设备进行全面管理。
提高设备操作人员技能水平
对设备操作人员进行专业培训，提高其技能水平和对设备性能的 了解程度，以减少操作失误导致的设备故障。
04
CSP装配可靠性的验证与 评估
验证方法
静态验证
通过理论分析和计算，对CSP装配的可靠性进行预测和评估。这种方法主要 基于已知的物理定律、数学模型和工程经验，对装配过程中的应力分布、位 移变化和材料性能等进行评估。
1 2
流程优化
优化CSP装配流程，提高装配效率并降低出错 率。
自动化程度
提高CSP装配的自动化程度，减少人为操作失 误。
3
过程监控
对CSP装配过程进行实时监控，及可靠性的方 法
优化装配流程
制定明确的装配流程
制定明确的CSP装配流程，包括各道工序的具体操作、 先后顺序、所需设备、人员技能要求等，以确保各环节 的顺畅进行。
应用案例二：电子产品制造行业
总结词
CSP技术在电子产品制造行业的应用有助于提高产品的可靠性和稳定性。
详细描述
在电子产品制造中，CSP技术用于制造电路板、芯片和传感器等部件。CSP技术 能够提供高精度的组装和稳定的性能，从而提高产品的可靠性和稳定性。此外， CSP技术还有助于减少产品的体积和重量，使其更加轻便和便携。
芯片规模封装(CSP)方案(二)
芯片规模封装（CSP）方案一、实施背景随着中国半导体产业的飞速发展，传统的芯片封装技术已经无法满足市场对高性能、低功耗、小型化的需求。
同时，全球芯片封装市场正面临重大变革，中国必须寻找一种创新的封装技术，以提升自身在全球半导体产业链中的地位。
在此背景下，本方案提出了规模封装（CSP）技术。
二、工作原理规模封装（CSP）技术是一种先进的芯片封装形式，它采用细间距连接和精细的封装工艺，将多个裸芯片集成在一个封装内。
相比传统的封装技术，CSP具有更小的封装尺寸、更高的集成度、更低的功耗和更好的性能。
具体来说，CSP技术通过以下步骤实现：1.裸芯片制备：将多个裸芯片制备好，每个裸芯片都具有相同的结构和功能。
2.细间距连接：利用精细的焊接技术，将每个裸芯片通过微凸点连接到底层基板上。
3.封装保护：将连接好的芯片阵列进行封装，以保护芯片免受环境的影响，同时增加芯片的机械强度。
4.测试与验证：对封装好的芯片进行测试和验证，确保其性能符合要求。
三、实施计划步骤1.技术研究：开展CSP技术的基础研究，包括芯片设计、细间距连接技术、封装工艺等。
2.试验验证：利用实验室设备和资源，对CSP技术进行试验验证，确保其技术成熟度和可行性。
3.建厂投资：建设CSP生产线，包括设备采购、厂房建设等，预计投资将达到1亿美元。
4.生产调试：在生产线建成后，进行生产调试，确保生产线的稳定性和高效性。
5.客户推广：向客户推广CSP产品，包括性能展示、应用案例等，以赢得客户的信任和市场份额。
四、适用范围CSP技术适用于多种类型的芯片封装，包括处理器、存储器、传感器等。
同时，CSP技术也适用于多种应用领域，如智能手机、平板电脑、笔记本电脑、服务器等。
通过使用CSP技术，客户可以获得更小的封装尺寸、更高的性能和更低的功耗。
五、创新要点1.CSP技术采用了先进的细间距连接技术，使得连接更加可靠和稳定。
2.CSP技术采用了精细的封装工艺，使得封装尺寸更小，同时增加了芯片的机械强度。
CSP封装
(b)凸点形成(电镀金凸点或焊料凸点)技术。在再分布的芯片焊盘上形成凸点。
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技术问题
CSP产品的标准化问题
CSP是近几年才出现的一种集成电路的封装形式，已有上百种CSP产品，并且还在不断出现一些新的品种。尽 管如此，CSP技术还是处于发展的初期阶段，因此还没有形成统一的标准。不同的厂家生产不同的CSP产品。一些 公司在推出自己的产品时，也推出了自己的产品标准。这些标准包括：产品的尺寸(长、宽、厚度)、焊球间距、 焊球数等。Sharp公司的CSP产品的标准有如表1、表2。
在相同尺寸的各类封装中，CSP的输入/输出端数可以做得更多。例如，对于40mm×40mm的封装，QFP的输入/ 输出端数最多为304个，BGA的可以做到600-700个，而CSP的很容易达到1000个。虽然CSP还主要用于少输入/输 出端数电路的封装。
③电性能好
CSP内部的芯片与封装外壳布线间的互连线的长度比QFP或BGA短得多，因而寄生参数小，信号传输延迟时间 短，有利于改善电路的高频性能。
CSP封装
芯片级封装
01 封装形式
03 封装分类 05 技术问题
目录
02 产品特点 04 工艺流程
CSP(Chip Scale Package)封装，是芯片级封装的意思。CSP封装是最新一代的内存芯片封装技术，其技术 性能又有了新的提升。CSP封装可以让芯片面积与封装面积之比超过1:1.14，已经相当接近1:1的理想情况，绝对 尺寸也仅有32平方毫米，约为普通的BGA的1/3，仅仅相当于TSOP内存芯片面积的1/6。与BGA封装相比，同等空 间下CSP封装可以将存储容量提高三倍。
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CSP 装配的可靠性本文对三种芯片规模包装及其装配的可靠性进行比较。
板面焊接点可靠性信息的获得对于芯片规模包装(CSP, chip-scale backage)的广泛实施是关键的。
本文比较三个不同的CSP概念及其装配的可靠性。
另外，将使用一个修饰的Coffin-Manson关系，对一个专门的温度循环范围，设计出有关几种低输入/输出(I/O)包装的焊接点可靠性的循环数据文献。
由喷气推进实验室(JPL, Jet Propulsion Laboratory, Pasadena, CA)组织了一个微型BGA协会，来探讨有关包装类型、I/O数、PWB材料与类型和制造变量对品质和电路板可靠性的相互作用的技术问题。
这里呈现给大家的是来自这个课题的最新结果。
小型化的趋势通孔(through-hole)和表面贴装(surface-mount)集成电路(IC)包装的预计用量根据市场的来源有很大的不同。
来自BPA, UK的一项计划如图一所示。
几个趋势是明显的。
双排引脚包装(DIP, dual in-line package)预计用量上减少最多，从1996年的160亿在十年内减少到大约50亿，或者每年减少10亿。
相反，表面贴装包装的用量，包括PQFP (plastic quad flat pack)，预计在下一个十年内会增加。
预计在五年内增加70~180亿，并且在另外的五年内几乎是稳定水平，只增加20亿。
在十年内，COB(chip on board)预计从50亿增加到130亿，图一中未显示出。
CSP和倒装芯片(flip-chip)包装的用量上的增加是相同的。
预计在2006年达到60亿。
相反，在相同十年里BGA的增加预计是最小的，达到只有15亿的总用量。
对BGA的预计表明也许这些包装只是一个踏步石，工业将更广泛地接受倒装芯片(flip chip)和芯片规模包装(CSP)，因为它们更好地满足小型化应用的要求。
为什么采用芯片规模包装(CSP)？CSP的出现提供裸芯片(bare die)与倒装芯片(flip chip)的性能与小型的优势，具有标准芯片包装的优点。
CSP设计成比芯片模(die)面积或周长大 ~ 倍的包装。
图二说明CSP的两个概念，包括具有1)柔性或刚性内插器和2)圆片级(wafer-level)成型与装配再分布的两种包装。
包装达到如下的目的：•为回流焊接装配工艺提供与印刷线路板(PWB)焊盘冶金兼容的锡球和引脚。
•重新把芯片模(die)紧密的间距分配成在PWB制造规范之内的间距水平。
由于小尺寸，不允许重大的重新分配；现在的低成本PWB制造限制了该技术的全面采用，特别是高输入输出(I/O)数。
••防止芯片模的物理和阿尔发射线(alpha radiation)损坏，提供散热的载体。
•使芯片模功能测试容易。
微型BGA的自我对中(Self-Alignment)如图三所示，用输入输出(I/O)的可扩展性和制造的坚固性，CSP可分类成栅格阵列和引脚型(无引脚型)。
列出了每个类型的主要优点/缺点。
密间距(fine pitch)栅格阵列可接纳更高的引脚数，与BGA类似，它们具有自我对中特性。
对BGA，包装贴装要求的放松已经广泛地认为与传统的表面贴装包装比较减少了焊接点的缺陷。
影响自我对中的主要因素是熔化的焊锡表面张力，它提供在包装上到焊盘的拉力。
反作用力是包装的重量。
对PBGA，从共晶锡球产生的拉力大于来自陶瓷BGA(CBGA)的部分熔化焊接点或者传统包装的锡膏熔化的力。
因此，PBGA具有更好的自我对中。
BGA锡球分布的对称性进一步允许对BGA的X和Y和旋转位移。
对于栅格式CSP，熔化的表面张力比BGA小得多，因为它们具有较低的锡球量。
这个较小的表面张力，配合CSP较密的间距，可能阻碍自我对中表现，特别对于重的包装。
CSP可能要求比50-mil间距的BGA更紧的贴装精度。
•栅格CSP显示有自我对中，但是在最好的偏移限制上存在不和谐：•对于46个I/O的栅格CSP，只有25%的偏移是可接受的。
可接受的偏移对于PBGA是62%，对于CBGA是50%。
[Noreika,Surface Mount International(SMI), 1997] •另一个研究者报告一个80%的偏移。
(Patridge, SMI 1997) •据说在16,100个焊接点中只有两个锡桥，是由于外来材料，没有来自贴装不准确的缺陷。
该试验是一个定性研究，其中300个46 I/O的CSP是手放的，回流；然后刻画焊点缺陷(Bauer, et al, SMI 1997)。
•在装配有44 I/O的CSP包装的200个装配中，只检查到两个焊接点短路(Hunter, at al, CHIPCON 1998)。
•当JPL领导的微型BGA协会装配30个试验载体(每个载体都有四个46 I/O的CSP)时，没有观察到缺陷。
•当八个具有160 I/O的CSP有的偏移时，没有观察到缺陷。
这个是针对~ mm直径的焊盘布局(IMAPS, 1997, 。
微电子装配的可靠性在包装附着中一个主要的损坏根源是改变系统温度。
当系统没有使用时就关闭电源造成更多的循环。
以前，电子硬件通常长期地保持有点，其结果是相对少的温度循环，引起对由温度循环影响的焊接点的关注。
对焊接点的损坏最通常是由下面因素引起的：•包装与板之间总的温度膨胀系数(CTE, coefficient of thermal expansion)不匹配，引起应力。
包装和板也可能在厚度上和表面积上有温度梯度。
•在元件与PWB焊锡附着之间的局部的CTE不匹配。
减少元件与PWB的CTE不匹配可减少循环损坏，但是理想的条件决定于元件、PWB和焊锡的温度条件。
具有比元件的CTE稍微较高的、CTE经过修整的PWB材料可能是理想的，因为，通常，总的CTE不匹配占上风，有热源芯片模的元件比PWB较热。
还有其它方法用来减少对焊接点的损坏。
底部充胶(underfill)的应用是一个常见的技术，广泛用于板上芯片的直接附着或者当包装的引脚不牢固时。
其它不太传统的方法目的是要在包装内吸收芯片模(die)与板之间的CTE不匹配，或者外部地通过应力吸收机构，减少焊锡连接上的应力。
这些方法可能引起它们本身独特的损坏，因为最脆弱的连接现在从焊锡转移到附着系统的其它区域。
CSP装配的可靠性表一分类了三个级别包装的装配可靠性。
它包括对柔性或刚性内插件(interposer)的包装和圆片级包装(wafer-level)的可靠性试验数据。
其失效机制的循环条件方面总结如下。
表一、CSP装配可靠性的数据包装类型简图(不按比例)循环条件总循环数失效/样品I/O数参考(说明)-196~160°C-65~150°C-65~150°C130116375010000/30/460/784/78*18818846DiStefano, T.,Fjelstad, J.(1996, April).Chip-scale-55~125°C -55~125°C 周期/小时 1000 无充胶 **500 600 0/78 1/8 3/840 packagingmeets future design needs. Solid StateTechnology. Greathouse, S.(Feb. 1997).Chip-scale packagesolutions-Thepro's and cons.Proceedings ofSecondInternationalConference onChip-ScalePackaging. CHIPCON'97.*4/78 right after1,000 cycles inleadLall,P. (May 1998). Assemblylevel reliabilitycharacterizationof chip-scalepackages.48th ElectronicComponent& TechnologyConference.**InternalTABfailure. 0~100°C (温度冲击) >2000 充胶<40无充胶 NA 266 C hanchani, R., at al. (May 1997). Mini ball-grid array(mBGA) assembly on MCM-Lboards. Proceedings of Electronic Components and Technology Conference.-40~125°C ~600*无充胶>900*无充胶NA 220 I anzone, R. (Feb.1997). CeramicCSP: A low cost,adptiveinterconnect, highdensitytechnology.Proceedings ofSecondInternationalConference onChip-ScalePackaging,CHIPCON.*PrivateCommunication温度膨胀系数经过吸收的(CTE-absorbed)CSP表一显示了对于一个CTE不匹配经过释放的包装的温度循环试验结果。
该包装使用象IC内部连接一样的TAB(tape-automated-bond)，一个有弹性的内连器和共晶锡球。
这个与TAB内连接的弹性关联的有弹性的内连器减少芯片[CTE 2~3 ppm (parts per million)/°C]与PWB[FR-4的CTE 4~15 ppm/°C]之间的温度膨胀差别。
这种包装已经显示其可靠性和稳固性，无需底部充胶。
在表一中的温度循环/冲击是针对FR-4上的链型包装，是从液态氮温度(-196°C)到热油(160°C)温度范围内进行的。
由于焊接点的低应力状态，没有观察到焊接点的疲劳失效机制，失效转移到具有高不匹配应力水平的TAB内连接的脚跟部分。
当使用柔软的金引脚时，发现有重要的改善。
在-65°C~150°C范围内循环高达2,000次，金质的没有显示失效。
与在极度低温与高温下装配暴露有关的温度循环屏蔽试验结果是不现实的，因此，它们的失效机制可能对现场失效(field failure)不具代表性。
由于极度高温暴露，一个这种失效是接近玻璃态转化温度(Tg)，或者聚合材料开始变软的温度时， FR-4 的扩孔和变形。
如果温度变得接近或超过Tg，那么PWB材料显示严重的损坏。
在-65°C到150°C温度循环范围内，FR-4 电镀通孔(through-hole)发现有大量的内孔爆裂失效。