农具去毛刺装置的设计与开发

作者：李传波刘燕

来源：《发明与创新（职业教育）》 2020年第2期

李传波刘燕

（山东劳动职业技术学院，山东济南250022）

摘要：由于农具冲压类零部件精度要求较低，人工去毛刺劳动强度大，效率低。设计一种去毛刺装置，通过对该装置的结构组成和工作原理设计，分析该装置的优缺点及使用场合。

关键词：毛刺；装置；农具

一、技术背景

由于农具的使用场合和使用条件的原因，对农具的加工精度及成品粗糙度求比较低，但又由于农具在使用过程中受地域及气候等使用条件的影响，不同季节或地域，需要将装在同一驱动机构上的农具更换，人工装拆或检修农具的过程中发现现有农具的表面比较粗糙，毛刺、棱角锋利，经常出现误伤操作者的现象，造成不必要的人身伤害。

由于农具的使用条件及使用要求，决定其供应量大、加工过程迅速和利润低的性质，农具零件加工完成后采用人工打磨的方式不能满足大批量供应市场需求，采用去毛刺、棱角机构，会增加企业的生产成本，不利于企业利益最大化。

在北方寒冷地区，冻土的犁耕要求具有高强度和硬度的农具。为增强农具在低温状态下工作时的硬度，在加工完成后还需要淬火处理，淬硬后的农具表面处理毛刺的工作难度进一步增大。为了解决上述问题，应设计一种结构简单、成本低、可对农具类零件进行批量化处理的去毛刺装置。

二、去毛刺装置的结构组成及工作原理

该去毛刺装置结构组成，是由支撑部分、驱动部分、安全防护部分三部分组成。如下图：

支撑部分包括底座，底座是由下部底板和与下部底板焊接的上部支架组成，支架采用矩形管或角钢或槽钢焊接组成，为增强结构稳定性，整个支架采用四周设加强筋的三角形结构。上部支架转动连接有横跨支架左右两侧的转轴，转轴的中间部分转动连接有主轴，其主轴的其中一端与驱动机构连接，主轴另一端设置有滚筒，在滚筒内装有石子和水等作为研磨材料。

去毛刺作业指导书

工艺文件第 1 页机加车间页码去毛刺标准作业指导书第 1 页共 5 页一、目的为提高产品的漆膜抗腐蚀性能，规范机加工后产品毛刺的去除办法，指导操作手正确进行产品的毛刺去除。二、范围适用于所有机加工后产品的毛刺去除。三、要求毛刺去除过程中，使用刀具时施力要均匀，保证毛刺去除部位轮廓清晰，过渡自然;避免出现划伤、磕伤及振刀现象；同时检查产品是否有加工不到、机械划伤、针孔、表面夹渣等外观缺陷；操作顺序应以减少产品的磕碰伤为原则。四、主要操作过程及办法图片示范操作说明 1、作业准备旋转毛刺刀手摇钻三角刮刀风动工具铣刀 1、确认使用刀具刀刃完整锋利； 2、了解上班生产情况。 2、螺栓孔毛刺去除 1、按顺时针方向，逐个螺栓孔去除毛刺（倒角）； 2、手摇钻与螺栓孔轴线重合，确保倒角均匀一致； 3、去除过程中，施力要均匀，保证倒角（0.5~1mm ）*45（产品有特殊要求的按产品要求）；并目视检查。

3.气门孔毛刺去除——1）不划窝产品背面毛刺去除121、选用合适的手摇钻操作，避免因钻头过大划伤轮辋； 2、操作时手摇钻与气门孔轴线重合； 3、去除过程中均匀施力，确保倒角轮廓线均匀一致，倒角 0.5mm×450（产品有特殊要求的按产品要求)；去除后用P240#砂纸打磨，保证过渡圆滑无尖角。 2）划窝产品背面毛刺去除 1、检查气门孔是否划窝； 2、用旋转毛刺刀去除气门孔背面划窝产生的毛刺，并用 P240#砂纸打磨，保证毛刺去除干净。 3）背面铸窝毛刺去除气门孔背面有铸窝的产品，用旋转毛刺刀或三角刮刀清除铸窝周边毛刺，并用 P240#砂纸打磨一遍，保证过渡圆滑无尖角。

FPGA消除毛刺的方法

如何解决FPGA电路设计中的毛刺问题如何解决FPGA电路设计中的毛刺问题武汉大学电气工程学院张志杰汪翔引言随着半导体技术的飞速发展，FPGA（Field Programmable Gate Array）的计算能力、容量以及可靠性也有了很大的提高。它正以高度灵活的用户现场编程功能、灵活的反复改写功能、高可靠性等优点，成为数字电路设计、数字信号处理等领域的新宠。但和所有的数字电路一样，毛刺也是FPGA电路中的棘手问题。它的出现会影响电路工作的稳定性、可靠性，严重时会导致整个数字系统的误动作和逻辑紊乱。因此，如何有效正确的解决设计中出现的毛刺，就成为整个设计中的关键一环。本文就FPGA设计中出现的毛刺问题，根据笔者自己的经验和体会，提出了几种简单可行的解决方法和思路，供同行供交流与参考。 FPGA电路中毛刺的产生我们知道，信号在FPGA器件中通过逻辑单元连线时，一定存在延时。延时的大小不仅和连线的长短和逻辑单元的数目有关，而且也和器件的制造工艺、工作环境等有关。因此，信号在器件中传输的时候，所需要的时间是不能精确估计的，当多路信号同时发生跳变的瞬间，就产生了“竞争冒险”。这时，往往会出现一些不正确的尖峰信号，这些尖峰信号就是“毛刺”。另外，由于FPGA以及其它的CPLD器件内部的分布电容和电感对电路中的毛刺基本没有什么过滤作用，因此这些毛刺信号就会被“保留”并传递到后一级，从而使得毛刺问题更加突出。可见，即使是在最简单的逻辑运算中，如果出现多路信号同时跳变的情况，在通过内部走线之后，就一定会产生毛刺。而现在使用在数字电路设计以及数字信号处理中的信号往往是由时钟控制的，多数据输入的复杂运算系统，甚至每个数据都由相当多的位数组成。这时，每一级的毛刺都会对结果有严重的影响，如果是多级的设计，那么毛刺累加后甚至会影响整个设计的可靠性和精确性。下面我们将以乘法运算电路来说明毛刺的产生以及去除，在实验中，我们使用的编程软件是Quartus II2.0，实验器件为Cyclone EP1CF400I7。需要说明一点，由于示波器无法显示该整数运算的结果，我们这里将只给出软件仿真的结果。而具体的编程以及程序的下载我们在这里也不再详述，可以参考相关的文献书籍。毛刺的消除方法首先，我们来设计一个简单的乘法运算电路。运算电路所示。 (c)所示，如果在不加任何的去除毛刺的措施的时候，我们可以看到结果c中含有大量的毛刺。产生的原因就是在时钟的上升沿，每个输入（a和b）的各个数据线上的数据都不可能保证同时到达，也就是说在时钟读取数据线上的数据的时候，有的数据线上读取的已经是新的数据，而有的数据线上读取的仍然是上一个数据，这样无疑会产生毛刺信号，而当数据完全稳定的时候，毛刺信号也就自然消失了。输出加D触发器

FPGA中的毛刺信号解析

FPGA设计中毛刺信号解析在FPGA的设计中，毛刺现象是长期困扰电子设计工程师的设计问题之一, 是影响工程师设计效率和数字系统设计有效性和可靠性的主要因素。由于信号在FPGA的内部走线和通过逻辑单元时造成的延迟,在多路信号变化的瞬间，组合逻辑的输出常常产生一些小的尖峰，即毛刺信号，这是由FPGA 内部结构特性决定的。毛刺现象在FPGA的设计中是不可避免的，有时任何一点毛刺就可以导致系统出错,尤其是对尖峰脉冲或脉冲边沿敏感的电路更是如此。任何组合电路、反馈电路和计数器都可能是潜在的毛刺信号发生器，但毛刺并不是对所有输入都有危害，如触发器的D输入端，只要毛刺不出现在时钟的上升沿并满足数据的建立保持时间，就不会对系统造成危害。而当毛刺信号成为系统的启动信号、控制信号、握手信号，触发器的清零信号(CLEAR)、预置信号(PRESET)、时钟输入信号(CLK)或锁存器的输入信号时就会产生逻辑错误。在实际设计过程中，应尽量避免将带有毛刺的信号直接接入对毛刺敏感的输入端上，对于产生的毛刺，应仔细分析毛刺的来源和性质，针对不同的信号，采取不同的解决方法加以消除。因此，克服和解决毛刺问题对现代数字系统设计尤为重要。本文从FPGA的原理结构的角度探讨了产生毛刺的原因及产生的条件，在此基础上，总结了多种不同的消除方法，在最后结合具体的应用对解决方案进行深入的分析。 1毛刺产生的原因以图1的例子分析毛刺产生的起因：图1是一个3位同步加法计数器，当使能端为高电平时，在每个时钟上升沿时刻，QA ,QB,QC从000逐步变到111，进入到全1状态后，进位输出端输出半个时钟脉冲宽度的高电平，但从图2仿真结果中可以看到在011变化到100时刻ROC出现了尖脉冲，即毛刺。以Xilinx的FPGA为例分析其内部结构，如图3所示[2]。

免毛刺时钟切换电路设计方法

免毛刺时钟切换电路设计方法基于网上资料整理，并进一步作了分析。这篇文章讲述了时钟切换的时候毛刺(glitch)带来的危害，以及如何设计防止毛刺发生的时钟切换电路。但是没有讲到电路设计的构思从何而来，大家看了之后知道直接用这个电路，但是假如不看这篇文章，自己从头设计还是无从下手。在这里，我换另外一个角度，通过电路设计技巧来阐述防毛刺时钟切换电路的设计思路。希望看过之后，不用参考文章就能够自己设计出这个电路。对于一个时钟切换电路，输入两个异步时钟clk0、clk1，以及一个选择信号sel。 (1) 假设不考虑glitch，直接使用Mux就可以完成切频。电路如下：由于clk0/clk1/sel之间是异步关系，时钟切换会发生在任意时刻，有一定的概率会发生glitch. glitch的危害文章里已经详述，这里不再重复。Glitch可能导致无法满足setup或hold时序要求而导致寄存器输出为不定态。 (2) 由于sel和clk0和clk1都是不同步的，我们可以从sel同步的方向入手，假如sel需要和clk0和clk1进行同步，那么sel必须分成两路，一个和clk0同步，一个和clk1同步，同步之后的sel信号再和clk0/clk1 gating起来，就可以让问题简单化。为了将sel分成两路，并且clk0/clk1需要分别gating, 那么可以将mux逻辑用and/or设计出来，如下：

当然此Mux电路还可以用两个or加上一个and来实现，都可以。注意G0和G1两点就是分别对clk0和clk1进行gating. 将来会在G0/G1点插入同步DFF. (3) 将上面电路拆开成两部分，一部分电路通过sel产生sel+和sel-两路，另一部分电路是gating mux电路, 如下：只需要将sel-接上G0, sel+接上G1就是一个mux电路。将电路分开，是为了后续技巧性的功能替换。 (4) 将part0电路换成同样功能的带反馈的组合电路(为何要这样做，属于电路设计直觉和技巧。原因有2。其一，可以防抖。以part0_a为例，Sel从1到0的跳变，若仅为非常短的glitch，则可能sel+还来不及从1到0跳变，故sel-也保持为0，从而防止了输出因glitch 而抖动。其二，利用反馈，让时钟切换按照安全的顺序，即先关闭当前时钟，再打开目标时钟。而不管关闭还是使能，都必须保证当前时钟或目标时钟的使能信号的跳变都是分别在时

时钟无毛刺切换电路

Techniques to make clock switching glitch free From: https://www.360docs.net/doc/62475121.html,/articles/exit/?id=5827&url=http://www.eetime https://www.360docs.net/doc/62475121.html,/story/OEG20030626S0035 Rafey Mahmud With more and more multi-frequency clocks being used in today's chips, especially in the communications field, it is often necessary to switch the source of a clock line while the chip is running. This is usually implemented by multiplexing two different frequency clock sources in hardware and controlling the multiplexer select line by internal logic. The two clock frequencies could be totally unrelated to each other or they may be multiples of each other. In either case, there is a chance of generating a glitch on the clock line at the time of the switch. A glitch on the clock line is hazardous to the whole system, as it could be interpreted as a capture clock edge by some registers while missed by others. In this article, two different methods of avoiding a glitch at the output clock line of a switch are presented. The first method is used when clocks are multiples of each other, while the second deals with clocks totally unrelated to each other. The problem with on-the-fly clock switching Figure 1 shows a simple implementation of a clock switch, using an AND-OR type multiplexer logic.

11种去毛刺除毛刺方法选择

11种去毛刺除毛刺方法选择 1、人工去毛刺这个也是一般企业普遍采用的方式，采用锉刀、砂纸、磨头等作为辅助工具。锉刀有人工锉刀和气动错动。简评：人工成本较贵，效率不是很高，且对复杂的交叉孔很难去除。对工人技术要求不是很高，适用毛刺小，产品结构简单的产品。 2、化学药水去毛刺无锡市欧谱表面处理科技有限公司引进德国的一种用化学药水去毛刺的药水技术，这个去毛刺工艺是纯化学的方法，是用一种叫化学OPULL（欧谱）产品。是一种纯化学的浸泡工艺，生产效率高，可大批量，一次性去除毛刺，节省了大量人工，降低了劳动强度，去毛刺效果非常理想，而且能够提高企业的经济效益可以适用于铁素体钢材，有色金属或者铝的零件。这个方法简便，不需要专业人员操作。可以对构造非常复杂的工件（例如：内角孔）或者容易受损的零件或者易弯曲的零件去除毛刺而不损坏工件，以得到更精密的工件。跟传统的去毛刺方法相比更容易，更省钱，更省力工件质量质量大大改善。许多复杂壳体零件内有一，二百个内孔、交叉孔，台肩孔，盲孔等,要求去除各交叉孔的毛刺都是十分困难的,往往要采用很多种方法都很难解决.OPULL化学去毛刺工艺采用浸泡工艺来去除毛刺,不管你工件的内孔有多少,有多小,只要是药水能进入的地方毛刺都可以去除，目前欧谱公司化学表面处理加工技术被主要应用于制造工具、纺织机械、缝纫零配件、液压件、汽车零部件、医疗器械、以及航空零部件等行业精密产品。简评：

生产效率高，可大批量，一次性去除毛刺，节省了大量人工，降低了劳动强度，去毛刺效果非常理想，而且能够提高企业的经济效益?。 3、冲模去毛刺采用制作冲模配合冲床进行去毛刺。简评：需要一定的冲模（粗模+精冲模）制作费，可能还需要制作整形模。适合分型面较简单的产品，效率及去毛刺效果比人工佳。 4、研磨去毛刺此类去毛刺包含振动、喷砂、滚筒等方式，目前企业采用较多。简评：存在去除不是很干净的问题，可能需要后续人工处理残余毛刺或者配合其他方式去毛刺。适合批量较大的小产品。 5、冷冻去毛刺利用降温使毛刺迅速脆化，然后喷射弹丸去除毛刺。简评：设备价格大概在二三十万；适合毛刺壁厚较小且产品也较小的产品。 6、热爆去毛刺也叫热能去毛刺、爆炸去毛刺。通过将一些易然气体，通入到一个设备炉中，然后通过一些介质及条件的作用，让气体瞬间爆炸，利用爆炸产生的能量来溶解去除毛刺。简评：

电路中如何消除方波跳变时产生的尖刺

电路中如何消除方波跳变时产生的尖刺? 解释一：在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的（冗余）消去项，但是不能避免功能冒险，二是在芯片外部加电容。三是增加选通电路。在组合逻辑中，由于多少输入信号变化先后不同、信号传输的路径不同，或是各种器件延迟时间不同（这种现象称为竞争）都有可能造成输出波形产生不应有的尖脉冲（俗称毛刺），这种现象成为冒险。解释二：竞争与冒险是数字电路中存在的一种现象。由于元器件质量和设备工艺已达到相当高的水平，因而数字电路的故障往往是竞争与冒险引起的，所以要研究它们。在一个复杂的数字电路的设计阶段，就完全预料电路中的竞争与冒险是困难的，有一些要通过实验来检查。下面将说明组合数字电路中竞争与冒险的基本概念和确定消除它的一些基本方法。竞争：在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后，这种现象称为竞争。冒险：由于竞争而引起电路输出发生瞬间错误现象称为冒险。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。竞争与冒险的关系：有竞争不一定会产生冒险，但有冒险就一定有竞争。在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。当组合逻辑电路存在冒险现象时，可以采取修改逻辑设计，增加选通电路，增加输出滤波等多种方法来消除冒险现象。当一个门的输入有两个或两个以上的变量发生改变时，由于这些变量是经过不同路径产生的，使得它们状态改变的时刻有先有后，这种时差引起的现象称为竞争（Race）。竞争的结果若导致冒险或险象（Hazard）发生（例如毛刺），并造成错误的后果，那么就称这种竞争为临界竞争。若竞争的结果没有导致冒险发生，或虽有冒险发生，但不影响系统的工作，那么就称这种竞争为非临界竞争。组合逻辑电路的险象仅在信号状态改变的时刻出现毛刺，这种冒险是过渡性的，它不会使稳态值偏离正常值，但在时序电路中，冒险是本质的，可导致电路的输出值永远偏离正常值或者发生振荡。组合逻辑电路的冒险是过渡性冒险，从冒险的波形上，可分为静态冒险和动态冒险。输入信号变化前后，输出的稳态值是一样的，但在输入信号变化时，输出信号产生了毛刺，这种冒险是静态冒险。若输出的稳态值为0，出现了正的尖脉冲毛刺，称为静态0险象。若输出稳态值为1，出现了负的尖脉冲毛刺，则称为静态1冒险。输入信号变化前后，输出的稳态值不同，并在边沿处出现了毛刺，称为动态险象（冒险）。从引起冒险的具体原因上，冒险可以分为函数冒险和逻辑冒险。函数冒险是逻辑函数本身固有的，当多个输入变量发生变化时，常常会发生逻辑冒险。避免函数冒险的最简单的方法是同一时刻只允许单个输入变量发生变化，或者采用取样的办法。单个输入变量改变时，不会发生函数冒险，但电路设计不合适时，仍会出现逻辑冒险。通过精心设计，修改电路的结构，可以消除逻辑冒险。解释三：当一个门的输入有两个或两个以上的变量发生改变时，由于这些变量是经过不同组合逻辑路径产生的，使得它们状态改变的时刻有先有后，这种时差引起的现象称为竞争（Race）。竞争的结果若导致冒险或险象（Hazard）发生（例如毛刺（glitch）），并造成错误的后果，那么就称这种竞争为临

去毛刺作业规范

去毛刺作业规范（试行）编制：审核：批准：日期：北京纵横机电技术开发公司技术中心工艺技术部

（中国铁道科学研究院机车车辆研究所）

、主题内容及适用范围本规范规定了机械、电子、电气零部件去毛刺作业的一般通用要求。本规范与产品图样和相关技术要求文件配合使用。本规范适用于北京纵横机电技术开发公司所有自制件产品，对于外协产品也具有指导意义。由于产品的特殊性，不适用本标准的，允许制定相应作业指导书。二、引用标准JB 4129冲压件毛刺高度 DIN 6784各种工件的棱边标注 GB/T 4127.13立式砂轮机用去毛刺和荒磨砂轮三、去毛刺定义及方法分类 1、去毛刺定义广义去毛刺流程如图1所示，是包含从设计去毛刺、机加工去毛刺、过程去毛刺、专门去毛刺到清洗工艺的一个完整过程。狭义去毛刺工艺主要指专门去毛刺工序。 2、去毛刺方法分类 2.1 无毛刺或少毛刺设计和加工零部件经过加工后在其相交棱边处会产生大小不同的毛刺，通过改变设计结构和加工工艺，可以达到零件无或少毛刺，从而提高生产效率、减少成本和人工去毛刺强度。因此，无毛刺或少毛刺设计及加工是一种主动去毛刺方法。表1为无或少毛刺设计及加工典型实例。

表1 无毛刺或少毛刺设计及加工典型结构说明增加倒角，去除毛刺。加工螺纹前，在螺纹入口处加工90°至 120°倒角，使得螺纹入口处无毛刺。增加退刀槽，去除毛刺。在内外螺纹根部，加工退刀槽，去除螺纹外圆和内控交界处毛刺。改进结构，减少毛刺产生外圆或螺纹A与直槽交接处，应设计成阶梯轴，铣槽时，外圆或螺纹工作面A不会有毛刺。改进结构，减少毛刺影响改进焊接零件设计，减少和消除焊缝对装配使用的影响。增加槽边缘倒角，去除毛刺。在挡圈槽和阶梯轴处加工倒角，倒角15°或30°最佳，可以去除挡圈槽与内孔交接处棱角以及阶梯轴交汇处棱角的毛刺。 5

毛刺与抗干扰

毛刺与抗干扰在FPGA的设计中，毛刺现象是影响设计效率和数字系统设计有效性和可靠性的主要因素。由于信号在FPGA的内部走线和通过逻辑单元时造成的延迟，在多路信号变化的瞬间，组合逻辑的输出常常产生一些小的尖峰，即毛刺信号，这是由FPGA内部结构特性决定的。毛刺现象在FPGA的设计中是不可避免的，有时任何一点毛刺就可以导致系统出错，尤其是对尖峰脉冲或脉冲边沿敏感的电路更是如此。因此，克服和解决毛刺问题对现代数字系统设计尤为重要。一、FPGA电路中毛刺的产生我们知道，信号在FPGA器件中通过逻辑单元连线时，一定存在延时。延时的大小不仅和连线的长短有关，还和逻辑单元的数目有关，而且也和器件的制造工艺、工作环境等有关。因此，信号在器件中传输的时候，所需要的时间是不能精确估计的，当多路信号同时发生跳变的瞬间，就产生了“竞争冒险”。这时，往往会出现一些不正确的尖峰信号，这些尖峰信号就是“毛刺”。另外，由于FPGA及其他的CPLD器件内部的分布电容和电感对电路中的毛刺基本没有什么过滤作用，因此这些毛刺信号就会被“保留”并传递到下一级，从而使得毛刺问题更加突出。可见，即使是在最简单的逻辑运算中，如果出现了多路信号同时跳变的情况，在通过内部走线之后，就一定会产生毛刺。而现在在数字电路设计及数字信号处理中的信号往往是由时钟控制的，多数据输入的复杂运算系统，甚至每个数据都由相当多的位数组成。这时，每一级的毛刺都会对结果有严重的影响，如果是多级的设计，那么毛刺累加后甚至会影响整个设计的可靠性和精确性。总的来说，毛刺发生的条件就是同一时刻有多个信号输入发生改变。二、毛刺的消除方法 1.利用冗余项法利用冗余项消除毛刺有两种方法：代数法和卡诺图法，两者都是通过增加冗余项来消除险象，只是前者针对于函数表达式而后者针对于真值表。以卡诺图为例，若两个卡诺图的两圆相切，其对应的电路就可能产生险象。因此，修改卡诺图，在卡诺图的两圆相切处增加一个圆，以增加多余项来消除逻辑冒险。但该法对于计数器型产生的毛刺是无法消除的。 2.采样法由于冒险多出现在信号发生电平跳变的时刻，即在输出信号的建立时间内会产生毛刺，而在保持时间内不会出现，因此，在输出信号的保持时间内对其进行采样，就可以消除毛刺信号的影响，常用的采样方法有两种：一种使用一定宽度的高电平脉冲与输出相与，从而避开了毛刺信号，取得输出信号的电平值。这种方法必须保证采样信号在合适的时间产生，并且只适用于对输出信号时序和脉冲宽度要求不严的情况。另一种更常见的方法叫锁存法，是利用D触发器的输入端D对毛刺信号不敏感的特点，在输出信号的保持时间内，用触发器读取组合逻辑的输出信号。由于在时钟的上升沿时刻，输出端Q=D，当输入的信号有毛刺时，只要不发生在时钟的上升沿时刻，输出就不会有毛刺。这种方法类似于将异步电路转化为同步电路，实现简单，但同样会涉及时序问题。 3.吸收法由于产生的毛刺实际上是高频窄脉冲，故增加输出滤波，在输出端接上小电容C就可以消除毛刺。但输出波形的前后将变坏，在对波形要求较严格时，应再加整形电路，该方法

电路设计中的毛刺问题的研究

FPGA电路设计中的毛刺问题的研究目录 1 引言 (1) 2 FPGA的相关概念.................................. 错误！未定义书签。 2.1 FPGA的基本特点 (1) 2.2 FPGA的工作原理 (1) 3 简述FPGA电路中毛刺的产生 (2) 3.1 毛刺产生的原因 (2) 3.2 毛刺产生条件的分析......................... 错误！未定义书签。 4 毛刺的消除方法 (2) 4.1 冗余项法................................... 错误！未定义书签。 4.2 采样法..................................... 错误！未定义书签。 4.3 吸收法..................................... 错误！未定义书签。 4.4 延迟法..................................... 错误！未定义书签。 4.5状态机控制法 (2) 4.6 硬件描述语言法............................. 错误！未定义书签。 5 实例............................................. 错误！未定义书签。 5.1 输出加D触发器 (4) 5.2在有限状态机的基础上采用时钟同步信号 (6) 5.3直接把状态机的状态码作为输出信号 (8)

6 结语 (10) 参考文献 (11) 致谢 (12)

FPGA电路设计中的毛刺问题的研究摘要：目前，FPGA器件已经越来越广泛地应用在数字电路设计等领域，但它的毛刺问题却成为一个影响其可靠性和精确性的重要因素。本文探讨了毛刺产生的原因及产生的条件,以计数器和乘法器为例对解决方案进行了深入具体地分析，总结了多种不同的解决方法,并且通过仿真说明这几种方法能够有效地消除或在一定程度上减少数字电路设计中出现的毛刺。

FPGA电路设计中的毛刺问题的研究

FPGA电路设计中的毛刺问题的研究引言随着半导体技术的飞速发展，FPGA（Field Programmable Gate Array）的计算能力、容量以及可靠性也有了很大的提高。它正以高度灵活的用户现场编程功能、灵活的反复改写功能、高可靠性等优点，成为数字电路设计、数字信号处理等领域的新宠。但和所有的数字电路一样，毛刺也是FPGA电路中的棘手问题。它的出现会影响电路工作的稳定性、可靠性，严重时会导致整个数字系统的误动作和逻辑紊乱。因此，如何有效正确的解决设计中出现的毛刺，就成为整个设计中的关键一环。本文就FPGA设计中出现的毛刺问题，根据笔者自己的经验和体会，提出了几种简单可行的解决方法和思路，供同行供交流与参考。 FPGA电路中毛刺的产生我们知道，信号在FPGA器件中通过逻辑单元连线时，一定存在延时。延时的大小不仅和连线的长短和逻辑单元的数目有关，而且也和器件的制造工艺、工作环境等有关。因此，信号在器件中传输的时候，所需要的时间是不能精确估计的，当多路信号同时发生跳变的瞬间，就产生了“竞争冒险”。这时，往往会出现一些不正确的尖峰信号，这些尖峰信号就是“毛刺”。另外，由于FPGA以及其它的CPLD器件内部的分布电容和电感对电路中的毛刺基本没有什么过滤作用，因此这些毛刺信号就会被“保留”并传递到后一级，从而使得毛刺问题更加突出。可见，即使是在最简单的逻辑运算中，如果出现多路信号同时跳变的情况，在通过内部走线之后，就一定会产生毛刺。而现在使用在数字电路设计以及数字信号处理中的信号往往是由时钟控制的，多数据输入的复杂运算系统，甚至每个数据都由相当多的位数组成。这时，每一级的毛刺都会对结果有严重的影响，如果是多级的设计，那么毛刺累加后甚至会影响整个设计的可靠性和精确性。下面我们将以乘法运算电路来说明毛刺的产生以及去除，在实验中，我们使用的编程软件是Quartus II2.0，实验器件为Cyclone EP1CF400I7。需要说明一点，由于示波器无法显示该整数运算的结果，我们这里将只给出软件仿真的结果。而具体的编程以及程序的下载我们在这里也不再详述，可以参考相关的文献书籍。毛刺的消除方法首先，我们来设计一个简单的乘法运算电路。运算电路如图1所示。

13种去毛刺工艺方法总结

13种去毛刺工艺方法总结毛刺，在金属加工过程中无处不在。不论你采用多么高级的精密设备，它都会伴随产品一起诞生。主要是材料的塑性变形而在被加工材料加工边缘生成的一种多余的铁屑，尤其是延展性或者韧性较好的材质，特别容易出现毛刺。毛刺类型主要有飞边毛刺、尖角毛刺、飞溅等不符合产品设计要求的一种突出的多余的金属残余部分。对于这个问题，到目前为止还没有一种有效的方法能够在生产过程中将其杜绝，所以为了保证产品的设计要求，工程师们只有在后道的去除方面下功夫，到目前为止针对不同产品不同的去除毛刺的方法和设备已经有很多种了。 01、人工去毛刺这个是较传统的普遍采用的方式，采用锉刀（锉刀有人工锉刀和气动锉刀）、砂纸、砂带机、磨头等作为辅助工具。缺点：人工成本较贵，效率不是很高，且对复杂的交叉孔很难去除。适用对象：对工人技术要求不是很高，适用毛刺小，产品结构简单的铝合金压铸件。 02、冲模去毛刺采用制作冲模配合冲床进行去毛刺。缺点：需要一定的冲模（粗模精冲模）制作费，可能还需要制作整形模。适用对象：适合分型面较简单的铝合金压铸件，效率及去毛刺效果比人工佳。 03、研磨去毛刺此类去毛刺包含振动、喷砂、滚筒等方式，目前压铸厂采用较多。缺点：存在去除不是很干净的问题，可能需要后续人工处理残余毛刺或者配合其他方式去毛刺。适用对象：适合批量较大的小铝合金压铸件。 04、冷冻去毛刺利用降温使毛刺迅速脆化，然后喷射弹丸去除毛刺。设备价格大概在二三十万；适用对象：适合毛刺壁厚较小且体积也较小的铝合金压铸件。 05、热爆去毛刺也叫热能去毛刺、爆炸去毛刺。通过将一些易然气体，通入到一个设备炉中，然后通过一些介质及条件的作用，让气体瞬间爆炸，利用爆炸产生的能量来溶解去除毛刺。缺点：设备昂贵（上百万价格），操作技术要求高，效率低，副作用（生锈、变形）；

Verilog如何消除毛刺

Verilog如何消除毛刺？（VHDL也能同理消除毛刺） 0 引言现场可编程门阵列(FPGA)是1985年由美国Xilinx公司首先推出的一种新型的PLD。 FPGA在结构上由逻辑功能模块排列成阵列，并由可编程的内部连线连接这些功能模块来实现一定的逻辑功能。FPGA的功能由逻辑结构的配置数据决定，这些配置数据存放在片外的EPROM或其他存储器上。由于FPGA规模大、集成度高、灵活性更强，实现的逻辑功能更广，因此已逐步成为复杂数字硬件电路设计的首选。 1 FPGA的基本结构 FPGA通常由可编程逻辑单元 CLB、可编程输入输出单元lOB及可编程连线资源组成。通常CLB包含组合逻辑部分和时序逻辑部分，组合逻辑一般又包括查询表(Look-up Table)和相关的多路选择器(Multiplexer)。而时序逻辑部分则包含触发器(DFF)和一些相关的多路选择器。lOB主要提供FPGA内部和外部的接口，连线资源则提供CLB与lOB之间以及各CLB之间的通讯功能。FPGA芯片的基本结构如图1所示，其中开关盒可对水平和竖直连线资源进行切换，连接盒可将CLB的输入输出连接到连线资源中。 2 verilog HDL语言的特点与优化设计 Verilog HDL语言是硬件描述语言的一种。它能形式化地抽象表示电路的行为和结构，同时支持层次设计中逻辑和范围的描述。设计时可借用高级语言的精巧结构来简化电路行为的描述。此外，该语言还具有电路仿真与验证机制，可以保证设计的正确性，同时支持电路描述由高层到低层的综合转换，且硬件描述与实现工艺无关，便于文档管理，易于理解和设计重用。由于Verilog HDL语言易于理解、设计灵活，因此，Verilog HDL语言已经成为目前FPGA编程最常用的工具之一。然而，正是其设计灵活的特点使工程师必须面对采用哪种编程风格才能使逻辑电路精确工作的问题。因为如果某些原因导致逻辑电路发生误动作，则有可能会造成系统无法正常工作。而电路设计中的”毛刺”问题则是电路设计中最常见的。下面，本文将对容易产生”毛刺”的电路进行分析，并给出对应的优化方法及仿真波形。 3 出现”毛刺”的原因当信号在FPGA器件内部通过连线和逻辑门时，一般都有一定的延时。延时的大小与连线的长短和门单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。此外，信号的高／低电平转换也需要一定的过渡时间。由于存在这些因素的影响，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出都有先后顺序，而并不是同时变化，这往往就会出现一些不正确的”毛刺”。

压铸产品项目开发考核规定

压铸产品项目开发考核规定一、目的实行项目开发责任制，加强参与项目开发人员的责任意识，在项目开发过程中切实做到，“早分析、早发现、早解决” ，将所有问题解决在项目开发阶段，坚决不将任何问题遗留给生产，确保项目量产后“无异常、少报废、少浪费” 确保参评顺利流转。二、考核范围项目前期开发至项目量产后3 个月或前3 批。 1、量大的项目产品 1.1 前期可能会有客户设变导致工艺不稳定等，这个排除。小批量送样零投诉，小批量之后2000PCS合格率达到96刑以移交。作为分水岭 2，量小的项目产品 2.1 ，三次送样合格率达到96%可以移交。文件等归档。三、考核内容 1、项目初期可行性分析（DFM）工程接收到商务下达的客户图纸后，下发给模具工程、质量，各部门根据各自职责分析该项目可行性；项目小组针对项目组织该项目可行性分析会议，对该项所存在的问题进行汇总、补充。由商务完成与客户的沟通，并在客户回复后，及时将信息转达给项目小组成员。责任划分（工程40%，模具工程30%，质量20%，商务10%）补充说明：项目开发阶段，风险未识别,工程60%，模具工程30%，质量10% 项目移交后3 个月顺利生产之后发生的零件缺陷，由生产部门自行检查生产是否符合作业标准，工程协助完成整改。（生产100%） 2、项目时间节点管理 2.1 、模具按时交付模具工程按照客户提供图纸，按照项目进度表完成模具的设计，并且持续跟进模具的制作进度，及时向工程反馈，并在模具计划完成前7 天再次评估模具能否在项目进度表要求时间内完成，如无法完成，必须及时向工程等其余项目小组成员反馈信息，并且信息升级至各自部门经理。责任划分（工程20%，模具工程80%） 2.2 、试模及时完成项目工程在模具计划完成前一周向模具工程下发试模通知单，模具工程签字确认（如无法在计划内完成模具，请及时向项目工程反馈，如无反馈，即默认模具可在计划内完成），模具工程在模具完成前3 天，向生产下发试模单，由生产签字确认（如无法再要求时间内完成试模，必须及时反馈，如无反馈，及默认可以安排试模）。责任划分：①项目工程未下试模通知单：工程100% 由工程经理监管实施 ②工程下了试模通知单，模具工程未下试模单：模具工程100% 反馈至模具工程经理 ③工程、模具工程均已下单，生产未反馈无法安排，同时也未安排生

去毛刺工艺大全

去毛刺工艺大全本文介绍了毛刺是什么、去毛刺的6项特种方法和10种普通工艺： 1、毛刺是什么毛刺，在金属加工过程中无处不在。不论你采用多么高级的精密设备，它都会伴随产品一起诞生。主要是材料的塑性变形而在被加工材料加工边缘生成的一种多余的铁屑，尤其是延展性或者韧性较好的材质，特别容易出现毛刺。毛刺类型主要有飞边毛刺、尖角毛刺、飞溅等不符合产品设计要求的一种突出的多余的金属残余部分。对于这个问题，到目前为止还没有一种有效的方法能够在生产过程中将其杜绝，所以为了保证产品的设计要求，工程师们只有在后道的去除方面下功夫，到目前为止针对不同产品不同的去除毛刺的方法和设备已经有很多种了。一般情况下，可将去除毛刺的方法分为四大类： 1. 粗级（硬接触）：属于这一类的有切削、磨削、锉刀及刮刀加工等。 2. 普通级（柔软接触）：属于这一类的有砂带磨、研磨、弹性砂轮磨削及抛光等。 3. 精密级（柔性接触）：属于这一类的有冲洗加工、电化学加工、电解磨削及滚动加工等。

4. 超精密级（精密接触）：属于这一类的有磨粒流去毛刺、磁力研磨去毛刺、电解去毛刺、热能去毛刺以及密镭强力超声波去毛刺等，这类去毛刺方法可获得足够的零件加工精度。当我们在选择去毛刺方法时，要考虑多方面的因素，例如零件材料特性、结构形状、尺寸的大小和精密程度，尤其要注意表面粗糙度、尺寸公差、变形以及残余应力等变化。 2、6项特种去除毛刺的方法 1. 电解去毛刺所谓电解去毛刺就是一种化学去毛刺方法，它可去除机械加工，磨削加工及冲压加工后的毛刺，并使金属零件尖边倒圆或倒棱。利用电解作用去除金属零件毛刺的一种电解加工方法，英文简称 ECD 。将工具阴极（一般用黄铜）固定放置在工件有毛刺的部位附近，两者相距一定的间隙（一般为 0.3～1 毫米）。工具阴极的导电部分对准毛刺棱边，其他表面用绝缘层覆盖起来，使电解作用集中在毛刺部分。

FPGA中的毛刺问题

FPGA/PLD 中毛刺问题和可靠性有关的几个概念建立时间和保持时间图1 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。如图1。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间（如图2）竞争和冒险几乎所有关于数字电路的教材，都会提到数字电路中的竞争和冒险问题，但是这个问题往往被我们忽略。我们可以先来回顾一下关于竞争和冒险的一些基本概念。 PLD内部毛刺产生的原因我们在使用分立元件设计数字系统时，由于PCB走线时，存在分布电感和电容，所以几纳秒的毛刺将被自然滤除，而在PLD内部决无分布电感和电容，所以在PLD/FPGA设计中，竞争和冒险问题将变的较为突出。

FPGA中的冒险现象信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在"冒险"。（与分立元件不同，由于PLD内部不存在寄生电容电感，这些毛刺将被完整的保留并向下一级传递，因此毛刺现象在PLD、FPGA设计中尤为突出）图6.21给出了一个逻辑冒险的例子，从图6.22的仿真波形可以看出，"A、B、C、D"四个输入信号经过布线延时以后，高低电平变换不是同时发生的，这导致输出信号"OUT"出现了毛刺。（我们无法保证所有连线的长度一致，所以即使四个输入信号在输入端同时变化，但经过PLD内部的走线，到达或门的时间也是不一样的，毛刺必然产生）。可以概括的讲，只要输入信号同时变化，（经过内部走线）组合逻辑必将产生毛刺。将它们的输出直接连接到时钟输入端、清零或置位端口的设计方法是错误的，这可能会导致严重的后果。所以我们必须检查设计中所有时钟、清零和置位等对毛刺敏感的输入端口，确保输入不会含有任何毛刺图6.21 存在逻辑冒险的电路示例

去毛刺作业规程

1.0目的：规范员工正确去毛刺，确保产品去毛刺的良品率 2.0 适用范围：本规程适用于钳工去毛刺工段 3.0作业准备： 3.1准备好将要去毛刺的产品（图1） 3.2准备好锉刀，砂纸等（图2）图1 图2 3.3去毛刺之前，检查来料是否有划伤、压伤等不良，如有，则退回上工段（图3） 3.4操作员必须戴两种手套，里面戴一次性塑料手套，外面为全棉手套，以避免徒手拿产品，造成产品氧化，出现指纹等不良（图4）图3 图4 3.5产品要轻拿轻放，加工过程中不允许叠放产品，以避免两个产品相碰造成划伤等不良（图划伤，不允收塑料手套棉手套

5，图6）图5 图6 4.0作业流程： 4.1先用锉刀去除产品内孔所有毛刺（镭射下料后留下的熔渣等），去完后必须逐一检查（图7） 4.2.再用砂纸去除产品周边毛刺，必须沿一个方向依次去毛刺，避免遗漏(图8) 图7 图8 4.3去完毛刺，检查合格后，按来料包装包好产品 4.4写好标示单，检验员检验合格后，把产品放到下工段指定物料区域（图9）

图9 5.0注意事项： ☆5.1去毛刺时，一只手必须扶住产品，保证去毛刺不会造成产品划伤等不良出现 ☆5.2去完毛刺，戴手套检查产品，是否有刮手套现象，如出现，则重新去除（图10，图11）图10 图11 ☆5.3包装时注意，所有冷/热轧板必须先涂防锈油，再包装，以防止产品生锈，造成返工或产品报废版本修改内容制作/修改审批生效时间版本修改内容制作/修改审批生效时间抄送：□总经理□市场部□工艺技术部□计划部□采购部□生产部□品质部□人力资源部□财务部□文控中心 NG OK 毛刺刮线手套现象

高频整流电路中的新型电压毛刺无损吸收电路

高频整流电路中的新型电压毛刺无损吸收电路 [日期：2005-4-20]来源：电源技术应用作者：江苏靖江大唐科源电气有限公司肖兴龙叶雪梅王飞 [字体：大中小] 摘要：定量分析了常规RC电压毛刺吸收电路中电阻上的发热情况，详细描述了全桥或半桥拓扑电路中主变次级部分两种常见整流电路中的电压毛刺无损吸收全过程，讨论了无损吸收电路中LC选取注意点。关键词：高频整流；电压毛刺尖峰；无损吸收电路引言电压毛刺是高频变换器研制和生产过程中的棘手问题，处理得不好会带来许多的问题，诸如：功率管的耐压必须提高，而且耐压越高，其通态电压越大，功耗越大，这不仅使产品效率降低，而且使电路可靠性降低；另外，高频杂音的增加，对环境造成污染；为了达到指标，必须进一步采取措施，结果不仅使产品体积增大，而且使成本增加。解决办法通常是：增加主变压器中各线圈的耦合程度，以减少漏感（例如双线并绕等）；选用结电容小，恢复时间短的优质开关管；增加吸收电路，最常用的是RC吸收电路，这种电路虽结构简单，但是有损的，而且变换器功率越大，需要的C 越大，使R上的功耗也越大，导致R的体积很大，其结果是产品中常常装有体积大的电阻电容，使运行环境恶化，整机效率降低。显然这些解决办法不理想，本文将介绍两种无损电压毛刺回收电路。

1 常规RC吸收电路的功耗 RC吸收电路如图1所示，设主变压器一次侧为半桥或全桥电路，二次侧为极性交变的脉宽调制方波，并且带有毛刺，如图2所示。这样在RC串联电路中就有充放电过程，在R上就会有功耗。为分析方便，先不考虑电压毛刺，uAC的电压波形为极性交变的方波。设某一时刻t=0时uAC的极性为上正下负，大小为Eo，C上的电压为Eo，极性上负下正，等效电路如图3所示。由电路方程可得即C上的电压从－Eo→＋Eo变化过程中，R上的功耗为2CEo2。

毛刺问题讨论

毛刺问题讨论和可靠性有关的几个概念 1. 建立时间和保持时间图1 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。如图1 。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。 PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间。 2. 竞争和冒险几乎所有关于数字电路的教材，都会提到数字电路中的竞争和冒险问题，但是这个问题往往被我们忽略。我们可以先来回顾一下关于竞争和冒险的一些基本概念。 PLD内部毛刺产生的原因我们在使用分立元件设计数字系统时，由于PCB走线时，存在分布电感和电容，所以几纳秒的毛刺将被自然滤除，而在PLD内部决无分布电感和电容，所以在PLD/FPGA设计中，竞争和冒险问题将变的较为突出。 FPGA中的冒险现象信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在"冒险"。（与分立元件不同，由于PLD内部不存在寄生电容电感，这些毛刺将被完整的保留并向下一级传递，因此毛刺现象在PLD、FPGA设计中尤为突出）图6.21给出了一个逻辑冒险的例子，从图6.22的仿真波形可以看出，"A、B、C、D"四个输入信号经过布线延时以后，高低电平变换不是同时发生的，这导致输出信号"OUT"出现了毛刺。（我们无法保证所有连线的长度一致，所以即使四个输入信号在输入端同时变化，但经过PLD内部的走线，到达或门的时间也是不一样的，毛刺必然产生）。可以概括的讲，只