封装产业以及制程介绍
4.封装流程介绍

入出料主要是将导线架 ( Lead Frame)由物料 盘 ) (Magazine)送上输送架 ) (Bar or Bridge)进入模具 ) 内做冲切;在机台中, 内做冲切;在机台中,入出 料机构的夹具动作大多以气 压作动。 压作动 magazine
F/S入料机构和D/T的入料机构大致相同,均以 F/S入料机构和D/T的入料机构大致相同, 入料机构和D/T的入料机构大致相同 magazine作为入料盒 至于出料方式,D/T为 作为入料盒, magazine作为入料盒,至于出料方式,D/T为 magazine, F/S工作行程最后均将IC从导线架 工作行程最后均将IC magazine,而F/S工作行程最后均将IC从导线架 上取出所以,出料机构总共分为二个部份: 上取出所以,出料机构总共分为二个部份: 1.Tray盘 2.Tube管 1.Tray盘 2.Tube管
固化后取出。 固化后取出。
Epoxy Molding Compound
IC塑胶封装材料为热固性环氧树脂 塑胶封装材料为热固性环氧树脂 塑胶封装材料为 (EMC)其作用为填充模穴 其作用为填充模穴(Cavity) 其作用为填充模穴 将导线架(L/F)完全包覆,使銲线好 完全包覆, 将导线架 完全包覆 的芯片有所保护。 的芯片有所保护。
Tie Bar
4.成型(Forming) 4.成型(Forming) 成型 的目的: 的目的:
将已去框( 将已去框(Singulation) ) Package之Out Lead以连 之 以连 续冲模的方式, 续冲模的方式,将产品脚 弯曲成所要求之形状。 弯曲成所要求之形状。
海 鸥 型 引 脚 插 入 型
Heat Slug Attach
Molding
MD(封胶 封胶) 封胶 (Molding)
IC封装制程介绍基本

電 鍍 設 備
20
➢切筋/成型
傳統IC封裝製程
利用機械模具,將引腳間金屬連接桿和引線框切除,使 外腳與內部線路成單一通路。將已切筋后的料件引腳, 以連續沖模的方式將之彎曲成所要求之形狀。
成型機
Trim & Form
引腳形狀
海鷗型 插入型
J型
21
傳統IC封裝製程
➢電性測試
22
傳統IC封裝製程
➢印碼
在產品的表面刻(印)上廠商LOGO,產品名稱,生產日期,生產批次等.
鐳射刻字 (laser)
油墨印碼 (ink)
23
傳統IC封裝製程
➢包裝-出貨
Tray 盤
管 裝
卷 帶
24
Thank You
25
粘 片前
點膠
粘片
粘片完成
15
➢焊線
傳統IC封裝製程
用金線、銅線、或鋁線把 Pad和 Lead通過焊接的方法連接起來。
焊線前
焊線
焊線后
實物圖
16
傳統IC封裝製程
➢焊線過程分解
瓷嘴Capillary
EFO打火桿烧球
Cap在芯片的Pad上 Cap牽引金線上升 加力和超聲波焊球
Cap運動軌跡形 成弧度
Cap下降到Lead 焊接
基片型封裝(高級):BGA
6
常見IC封裝結構
➢Lead frame封裝
Die 晶片
Bonding wire 焊線
Molding compound 封膠
Leadframe 引綫架
Plating 鍍層
Die attach material (silver paste) 贴晶材料(銀膠)
IC封装产品及制程简介

Bus bar
Signal
Signal
Signal
Signal
Bus bar tape
IC chip
Sectional View
wire
Inner Lead
tape
IC chip
Process Flow Chart, Equipment & Material
FLOW
PROCESS WAFER BACKGRINDRING
PIN PTH IC
J-TYPE P
BALL BGA
BUMPING F/C
IC Package Family
PTH IC:DIP── SIP、PDIP(CDIP)
PGA
SMD IC: SOIC ── SOP(TSOP-I、TSOP-II)、SOJ
LCC ── PLCC/CLCC
QFP ── 14×20/28×28、
LQFP)
10×10/14×14(TQFP、MQFP、 Others ── BGA、TCP、F/C
Something about IC Package Category
PTH IC:1960年代发表,至今在一些低价的电子组件上仍被广泛应用。 DIP ──美商快捷首先发表 CDIP。由于成本技术的低廉,很快成为当时主要的 封装形式;随后更衍生出 PDIP、SIP等。 PGA ──美商IBM首先发表,仅应用于早期的高阶 IC封装上,其Grid Array的 概念后来更进一步转换成为 BGA的设计概念。
EQUIPMENT SIBUYAMA-508
DIE SAW DIE ATTACH WIRE BOND MOLDING
DISCO 651
HITACHI CM200( LOC) HITACHI LM400(LOC)
半导体封装制程及其设备介绍

半导体封装制程及其设备介绍一、概述半导体芯片是一种微型电子器件,半导体封装制程是将芯片进行外层包装,从而保护芯片、方便焊接、测试等工作的过程。
比较常见的半导体封装方式有芯片贴装式、铅框式、无铅框式等。
本文将从半导体封装的制程入手,为大家介绍半导体封装制程及其设备。
二、半导体封装制程1. 粘结半导体封装的第一步是将芯片粘结到支撑贴片(Leadframe)上面。
支撑贴片是一种晶粒尺寸相对较大、但还不到电路板级别的导体片。
常用的粘接剂有黄胶、银胶等,其使用在制程时会加热到一定温度,使其能够黏合贴片和芯片。
2. 线缆连接芯片被粘接到支撑贴片上方后,需要进行内部连线。
通常使用铜线作为内部连线,常用的连线方式有金线焊接和铜线焊接。
它们的区别很大程度上取决于封装要求和芯片使用情况。
3. 包封装在连线之后,开始进行半导体封装的最后一步–包封装。
包封装是将芯片包封闭在一起,以进一步保护它。
常用的封装方式有QFP、BGA、SOIC、CHIP 贴片等。
三、半导体封装设备介绍1. 芯片粘结设备芯片粘结设备是半导体封装的第一步。
常用的芯片粘结设备包括黄胶粘合机、银胶粘合机、重合机等。
不同类型的设备适用于不同封装要求的芯片。
2. 线缆连接设备目前,铜线焊接机处于主流位置。
与金线焊接机相比,铜线焊接机具有成本更低、可靠度更高的优点。
因此,其能够更好地满足不同类型的芯片封装要求。
3. 包封装设备包封装设备是半导体封装的重要步骤。
常用的设备有 QFP 封装机、CHIP 贴片封装机等。
它们能够满足不同类型的封装要求,使芯片更加可靠。
四、半导体封装制程及其设备涉及到了许多知识点。
本文从制程和设备两个角度,为大家介绍了半导体封装制程及其设备。
不同的封装方式和设备对于产品的品质、成本以及生产效率都有很大的影响。
因此,在选择半导体封装制程和设备时,需要根据实际情况进行选择,以确保产品达到最佳性能和质量要求。
集成电路封装技术

集成电路封装技术一、概述集成电路封装技术是指将芯片封装成实际可用的器件的过程,其重要性不言而喻。
封装技术不仅仅是保护芯片,还可以通过封装形式的不同来满足不同应用领域的需求。
本文将介绍集成电路封装技术的基本概念、发展历程、主要封装类型以及未来发展趋势等内容。
二、发展历程集成电路封装技术随着集成电路行业的发展逐渐成熟。
最早的集成电路封装形式是引脚直插式封装,随着技术的不断进步,出现了芯片级、无尘室级封装技术。
如今,随着3D封装、CSP、SiP等新技术的出现,集成电路封装技术正朝着更加高密度、高性能、多功能的方向发展。
三、主要封装类型1.BGA封装:球栅阵列封装,是一种常见的封装形式,具有焊接可靠性高、散热性好等优点。
2.QFN封装:裸露焊盘封装,具有体积小、重量轻、成本低等优点,适用于尺寸要求严格的应用场合。
3.CSP封装:芯片级封装,在尺寸更小、功耗更低的应用场合有着广泛的应用。
4.3D封装:通过将多个芯片垂直堆叠,实现更高的集成度和性能。
5.SiP封装:系统级封装,将多个不同功能的芯片封装在一起,实现更复杂的功能。
四、未来发展趋势随着物联网、人工智能等领域的兴起,集成电路封装技术也将迎来新的挑战和机遇。
未来,集成电路封装技术将朝着更高密度、更低功耗、更可靠、更环保的方向发展。
同时,新材料、新工艺和新技术的应用将为集成电路封装技术带来更多可能性。
五、结语集成电路封装技术是集成电路产业链中至关重要的一环,其发展水平直接关系到整个集成电路的性能和应用范围。
随着技术的不断进步,集成电路封装技术也在不断演进,为各个领域的技术发展提供了强有力的支撑。
希望本文能够帮助读者更好地了解集成电路封装技术的基本概念和发展趋势,为相关领域的研究和应用提供一定的参考价值。
半导体封装制程及其设备介绍——【半导体芯片】

Dual In-line Package
Shape
Typical Features
Material Lead Pitch No of I/O
Ceramic Plastic
2.54 mm (100miles)
8 ~64
SIP
Single In-line Package
Plastic
2.54 mm (100miles) 1 direction
Material Lead Pitch No of I/O
Ceramic
1.27 mm (50miles) j-shape bend 4 direction
lead
18~124
Ceramic
0.5 mm
32~200
SMT (Optional)
Taping (Optional)
Grinding (Optional)
lead
3~25
Through Hole Mount
ZIP
Zigzag In-line Package
S-DIP
Shrink Dual In-line
Package
封裝型式
Shape
Typical Features
Material Lead Pitch No of I/O
Plastic
2.54 mm (100miles) 1 direction
Pack
封裝型式
Shape
Typical Features
Material Lead Pitch No of I/O
Plastic
1.27 mm (50miles) 2 direction
lead
8 ~40
集成电路封装制程知识

集成电路封装制程知识
集成电路的制造包括芯片制造、芯片封装、测试三个制程。
目前本公司只进行芯片封装和测试两个制程,封装的制程如下:
1.划片
这道工序是将晶圆贴在蓝膜上,并将晶圆切割成芯粒。
2.粘片
这道工序是为了使芯片和框架之间形成一个良好的欧姆接触。
3.压焊
这道工序是为了将粘片完成后的芯片,使其芯片内引线和框架外引线用金丝键合在一起,从而使内外引脚连接起来。
4.塑封
这道工序是为了将压焊完成后的芯片进行包装,确保芯片和外界保持清洁、无干扰。
5.打印
这道工序是为了将塑封好的产品进行打印标识,使人明白这电路的型号和规格。
6.冲溢料
这道工序是为了除去管脚之间的塑封溢料及连筋,使电路更美观整洁。
7.喷砂
这道工序是为了将产品表面的油渣、生刺和溢料去除,以达到电镀的技术要求。
8.电镀
这道工序是将产品的引脚表面镀上一层纯锡,以提高其抗氧化性并增加其导电性。
9.冲切
这道工序是电镀好的产品冲切成单个的成形品。
10.测试
这道工序是测试产品的电性参数,将合格品和不合格品分开,防止电性不良产品出货。
其它还有:外检、编带、包装等辅助工序。
集成电路封装技术封装工艺流程介绍

集成电路封装技术封装工艺流程介绍集成电路封装技术是指将芯片封装在塑料或陶瓷封装体内,以保护芯片不受外界环境的影响,并且方便与外部电路连接的一种技术。
封装工艺流程是集成电路封装技术的核心内容之一,其质量和工艺水平直接影响着集成电路产品的性能和可靠性。
下面将对集成电路封装技术封装工艺流程进行介绍。
1. 芯片测试首先,芯片在封装之前需要进行测试,以确保其性能符合要求。
常见的测试包括电性能测试、温度测试、湿度测试等。
只有通过测试的芯片才能进行封装。
2. 芯片准备在封装之前,需要对芯片进行准备工作,包括将芯片固定在封装底座上,并进行金线连接。
金线连接是将芯片的引脚与封装底座上的引脚连接起来,以实现与外部电路的连接。
3. 封装材料准备封装材料通常为塑料或陶瓷,其选择取决于芯片的性能要求和封装的环境条件。
在封装之前,需要将封装材料进行预处理,以确保其表面光滑、清洁,并且具有良好的粘附性。
4. 封装封装是整个封装工艺流程的核心环节。
在封装过程中,首先将芯片放置在封装底座上,然后将封装材料覆盖在芯片上,并通过加热和压力的方式将封装材料与封装底座紧密结合。
在封装过程中,需要控制封装温度、压力和时间,以确保封装材料与芯片、封装底座之间的结合质量。
5. 封装测试封装完成后,需要对封装产品进行测试,以确保其性能和可靠性符合要求。
常见的封装测试包括外观检查、尺寸测量、焊接质量检查、封装材料密封性测试等。
6. 封装成品通过封装测试合格的产品即为封装成品,可以进行包装、贴标签、入库等后续工作。
封装成品可以直接用于电子产品的生产和应用。
总的来说,集成电路封装技术封装工艺流程是一个复杂的过程,需要精密的设备和严格的工艺控制。
只有通过合理的工艺流程和严格的质量控制,才能生产出性能优良、可靠性高的集成电路产品。
随着科技的不断进步,集成电路封装技术也在不断创新和发展,以满足不断变化的市场需求。
相信随着技术的不断进步,集成电路封装技术将会迎来更加美好的发展前景。
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PIE 2.8 Year TSMC
(Shanghai)
34 Sec.
Xintec 2.3 Year (Backend) Manager
➢ 06/2002 獲得台積傑出工程師獎 ➢ photo rework rate 0.8% from 4.3%, running 3 years , TSMC 1st ➢ Mask manager system (Repeating defect=0 running 13 months) ➢ Support PIE to gain 3% yield at PHOTO process
Auto
Major Accomplishments
DL Productivity improvement (2009/06~Now) ➢Line_A with Line_B Operation merge (SMF~FVI): Saving 20 HC ➢Raise FVI OMI Inspection rate (48% to 70%) and reduce simplify (25 to 3pcs by lot (1pcs:50dies)), reduce 80%; Saving 8 HC ➢Reduce in-process measure frequency 65% & simplify rate 68% : Saving 12 HC ➢One cassette on line: ➢ reduce 2hr cycle time ;Capacity improve 20% at wet bench process. ➢ Cost saving NT$ 3M/year
Wafer 成品
顯微鏡下的IC 一角
If you are a company boss what you care about is
Major Accomplishments
Lead Xintec Backend development
Base on TSMC/MIC expert experience in Engineering , The essence of self-reliance and innovate to enhance the technological promotion :
knowledge.
Developer smart monitor system to reduce miss operation and pick up a
good yield.
Improve manufacturing capability to enhance the competitiveness of operation and customer service
台灣半導體相關產業在世界扮演的腳色
系統級封裝(System in package, SiP)
Wafer Level CSP Process flow
Wafer Level Chip Scale Packaging (WLCSP)
Dam stage
Bond 1 stage
Research and developer the new knowledge.
PIE &
Future Plan:
RD
Continuously provide better manufacturing service for RD & Eng. Programs
Co-work with RD & Eng. to improve operator & productivity for new
Continue reduce cost & good productivity to gain high profit.
Setup strong training system to reduce business trade Cycle impact
Developer dispatch system to enhance the efficiency for Saw & Notch &
➢Process time & Q-time monitor system ➢Multi-skill certify ➢Batch wafer track in / out system for ETCH and
Bond process ➢Training system setup
Potential for Broader Scope & Responsibilities
(Shanghai)
34 Sec.
台灣技術學院機械系 (1993/9 ~ 1997/6)
2008 PMD :O
Xintec
(MFG)
Experience:
2.5 Year DP.Manager
PHOTO EE 3 Year TSMC 32 Eng.
PHOTO PE 3.5Year
TSMC Group Section
Discipline raise
➢Enhance self audit and find out the Operation handing risk and take action
➢Modify tooling & Machine (wet bench) ➢Rack manager system
Developer system
Tooling & Machine modify
➢Laser marking automation; reduce miss operation and 20 % capacity upgrading
➢Revision software bug to reduce dicing abnormal issue (MO:3 to 0/year)
➢ manual to auto (1 to 25 pcs), capacity improve 70% ; saving 1 HC/Shift. ➢ cost saving 0.6M/Year ➢Apply Auto notch and dicing function ➢ Productivity improvement 100% (1:5 to 1:10), saving 6 DL/Shift, ➢ cost saving NT$3.4M/Year ➢ OCAP rate < 5%
➢B1&B2 cure process (28 to 12 hr) ➢Notch cure process( 9 to 6 hr ) ➢One tape on-line (1.6 hr)
Add Capacity:
➢Blade feed rate 8 to 13mm/sec, Capacity Improve >25% ➢PP robot modify ,capacity improve >50% ➢Improve ETCH available time (83% to 92%) ➢Reduce alarm code of saw (8.5/wafer to 2.8/wafer) ➢Raise efficiency at Saw (76% to 85% /Aligner (90% to
Personality & attributes:
Good Observation & Execute to achieve the targets
En
Responsibility & Conscientious
g
M
Potential scope:
FG
Managerial skills
Nice work style of the leadership
Record High
New low
DM+IDM material cost reduction from us$93 to us$ 64, cost saving 31.18% (2008/03~2009/05) ➢Base on MRP, build up daily material requisite check list to make sure daily MOL. (Safety stock:1 day) ➢Prolong chemical lift time ➢Developer MOL system to review usage by wafer ➢2nd source evaluation & price down (Tape & blade & gas & glass)
Chip 1
Chip 2
Glass 2
“T” Contacts
Epoxy
Barrier Layer
External Lead
Solde Bump
External Lead Formation
BGA Formation
External Passivation
Dicing
➢Co-work with VisEra to allow M-Project release.(2008/04)
Major Accomplishments
Productivity improvement(2008~2009/03):IDL reduce 5HC
➢Design new robot for PP stage, capacity improve 30% (55die to 80die/min) ➢Developer wet bench mode for De-flux process
Be the packaging manufacturing leader Fostering a Dynamic and Fun Work Environment