一种低功耗64倍降采样多级数字抽取滤波器设计
一种实现通用数字滤波器的方法及装置[发明专利]
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专利名称：一种实现通用数字滤波器的方法及装置专利类型：发明专利
发明人：吴哲,曾献君,郭继经
申请号：CN201010526828.2
申请日：20101101
公开号：CN102457251A
公开日：
20120516
专利内容由知识产权出版社提供
摘要：本发明公开了一种实现通用数字滤波器的方法及装置，此装置包括指令控制模块以及与指令控制模块相连的数据提供模块和运算模块；指令控制模块用于控制数据提供模块向运算模块提供滤波系数和采样数据，还用于控制运算模块对接收到的滤波系数和采样数据进行运算操作；数据提供模块用于根据指令控制模块的控制向运算模块提供滤波系数和采样数据；运算模块用于根据指令控制模块的控制对数据提供模块提供的滤波系数和采样数据进行乘法以及累加操作，输出滤波结果。
本发明采用共享的数据提供模块和运算模块，对此两个模块进行指令控制，使运算模块统一完成乘加运算，可以实现不同类型的滤波器，实现通用功能。
申请人：中兴通讯股份有限公司
地址：518057 广东省深圳市南山区高新技术产业园科技南路中兴通讯大厦法务部
国籍：CN
代理机构：北京安信方达知识产权代理有限公司
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一种Sigma-DeltaADC中抽取滤波器的研究
重庆大学硕士学位论文ABSTRACTThis thesis focuses on the study and design a digital decimation filter in the Sigma-Delta ADC which used in the high-end audio device. Because of the merits, such as high-linearity, high-resolution and easy integratoin with digital circuit, it is widely used in the area of audio process, wireless communication and precision measurement. As the advance of the technology, Sigma-Delta ADC will be used in the wideband field, such as the digital video process. The Sigma-Delta ADC has two main parts, the frontend modulator and backend digital decimation filter. The modulator has two functions, the first is oversampling the input, the second is moving the qualitazation noise to higher frequency which called noiseshaping. The backend decimation filter downsamples the signal to the Nyquist Rate，at the same time，filters out the out-of-band quantization noise which be shaped by the modulator. So，the SNR in the baseband rises.The followings are the main content done in this thesis.Firstly, the whole design adopt a Top-down approach. Base on the specification that system must meet, the stucture and type of the filter need to be choosen in the beginning. The filter is implement with multistage multirate stucture. The CIC filter is choosen to be the first stage, followed by two stage of halfband filter and one CIC compensation filter. After comparing and analysis, the CIC compensation filter locates between the two halfband filters is the best choice for calculation efficient. At the same time, for further increase the calculation efficient, the last three stage use a two-phase structure which let the operation of the filter at the downsampled rate.Secondly, the filter is designed in the Matlab with FDAtool toolbox and Fdesign toolbox. The stopband attenuation of the filter is 120dB, passband ripple less than 0.01dB. Also the filter supports 24/20/16 bits output wordwidth, 96/48 kHz output frequency. After the coefficients of the flilter is calculated, they need to be coded into CSD. Due to the wordlength of the coefficient and the output have the effect on the resolution of the filter, after analysis, this design adopt 24 bit coefficient quantization and the most 24 bit output wordlength for meeting the design specifications.Thirdly, the design and testbench are written by Verilog HDL. Using Simulink which embeded in the Matlab and Sdtoolbox to build the model of the Sigma-Delta modulator. Thismodel is used to generate the dataflow of output of the modulator which is used to simulate and validate the function of the filter in the Modelsim.Finally, after validation the code, the next step of the design is synthesis the Verilog HDL by Design Compiler to get the netlist. Then the layout of the design can be achieved by the Auto-Place-and-Route tool, Astro. The technology library in my design is 0.18 um standard cell library. The area of the chip is 1.7mm*1.7mm. As such design adopts the top-down design method, it has good capability of duplication and transplantation. The operation of digital filter is a pure DSP process, so it is suitable for the use of FPGA to implement the filter. At last, Quartus, a FPGA software, is used to simulate the implement of the filter in the FPGA.Keywords: Sigma-Delta ADC, CSD, Decimation filter, CIC filter1 绪论1.1 引言根据“国际半导体技术路线”（International Technology Roadmap for Semiconductor, ITRS）的报告，CMOS工艺的特征尺寸会在未来至少十年当中继续降低，到2013年将会达到32nm。
电能计量芯片 Sigma-Delta ADC降采样滤波器设计
电能计量芯片 Sigma-Delta ADC降采样滤波器设计秦龙;陈光化;刘晶晶;曾为民【摘要】Sigma-Delta ADC 精度高,是电能计量芯片的首选 ADC.文中设计了一个应用于电能计量芯片中∑-△ADC 的数字抽取滤波器,将∑-△调制器输出的串行比特流信号转换成多位并行输出.该抽取滤波器采样多级抽取结构,由级联积分梳状滤波器(Cascaded Integrator Comb,CIC),半带滤波器(Half Band Filter, HBF)以及 FIR 补偿滤波器组成.对各级滤波器的阶数、系数进行优秀设计,实现128倍的抽取.对HBF 采用有符号正则数编码节(CSD)编码,经优化设计后,在CSMC 0.18um 工艺下综合,与传统方法相比,面积减少8%,功耗降低15%.实验结果表明：该方法使抽取滤波器在面积和功耗上都有所改善,且性能完全符合电能计量芯片设计要求.%Electrical energy measurement requires high accuracy,Sigma-Delta ADC meets it. It presents a decimator filter that can be used in electrical energy measurement IC for ∑-△ADC,using this decimation will converted the Sigma-Delta modulator signal of the serial bit stream into a number of parallel. The filter consists of a CIC filter,a HBF and a FIR compensation filter. Optimize the order and coef-ficient to realize decimation ratio of 128. In implemention of HBF with CSD code,use CSMC 0. 18um process to synthesis and then found the area is less than 8% ,and power dissipation is less than 15% ,compared with convention method after optimization. Experimental re-sults show the decimation filter has improved in the area and power,and performance in full compliance with the requirements of the ener-gy metering chip.【期刊名称】《计算机技术与发展》【年(卷),期】2013(000)001【总页数】4页(P181-184)【关键词】Sigma-Delta ADC;降采样滤波器;级联积分梳状滤波器;半带滤波器;补偿滤波器【作者】秦龙;陈光化;刘晶晶;曾为民【作者单位】上海大学微电子研究与开发中心，上海 200072;上海大学微电子研究与开发中心，上海 200072;上海大学微电子研究与开发中心，上海 200072;华润上华科技有限公司，江苏无锡 214028【正文语种】中文【中图分类】TP390 引言智能电表(smart meter)作为智能电网的终端计量仪器，不仅需要能够精确计量用户的用电信息，而且还需各种通信功能，如RS485、红外、电力线载波等，以实现自动化远程管理。
基于CSD编码遗传算法的数字抽取滤波器设计
的 问题 ， 这里采 用解码 代替的方 法加 以解 决。 本文通过对遗传算法各个参数合理取值 ，将前面用等波
纹法设计的半带滤波器和 Ｃ Ｉ Ｃ补偿滤波器的理想系数截断成 １ ６位为后 的值作为初始解 ， 利用 Ｍａ ｔ １ ａ ｂ ｖ ７ ． ０ ． １ 编写了遗传算
叉变异后 的种群是否 出现 了不满足 Ｃ Ｓ Ｄ编码规则 的情况 ， 如 果有 ， 则将 该染色体进 行解码 替代操作 ； ⑥判断染色体是否符 合预定指标 ， 若符合 则输 出最佳个体及其代表 的最优解 ， 并结 束计算 ， 否则返回第 ４步继续进 行迭代运 算。 其 中， 在 染色体编码过程 中， 由于染色体的长度直接影 响 遗传算法收敛速度 ，所 以减小染色体将会大大提高算法收敛 速度 。在实 际的 Ｆ Ｉ Ｒ滤波器设计中，系数的最大值和最小值
权值， ②初始化 以Ｃ Ｓ Ｄ编码的染色体种群 ； ③计算种群 中个体 的适应度 ； ④种群进行选择 、 交叉和变异操作； ⑤ 判断经过交
遗传 算法提供了求解复杂系统优化 问题 的框架 。本文采 用Ｃ Ｓ Ｄ编码 的遗传算法对数字抽取滤波器 的系数进 行优 化， 大大减小 了由于系数截断或者舍入误差对滤波器性能 的影响。
均不满足设计指标 ， 采 用遗传算法优化后所得 到的滤波器 ， 其 阻带衰减和通带波纹都能够满足设计指标 。
４ 结 语
使用本文提供方法设计的数字抽取滤波器 ， 综合使用多级 架构， Ｃ Ｉ Ｃ以及 Ｈ Ｂ Ｆ等结构， 滤波器系数采用 Ｃ Ｓ Ｄ编码 ， 减小 了
滤波器 的功耗和面积。 在滤波器系数进行有限精度优化 中使用
摘要 ： 针对 由于系数截断或者舍入 而导致 的通 带 内波纹增加 ， 采用 Ｃ Ｓ Ｄ编码的遗传算法进行有效精度优化 ， 通 带 内波纹求 。
基于FPGA_IPCore的64阶FIR滤波器的设计
３．１ 核 级 联 技 术 的 设 计 ＤＳＰ 核是集成 在 ＦＰＧＡ 内 部 大 量 核 模 块 的 一 种，它
的 最 大 优 点 就 在 于 灵 活 ，快 捷 。 只 需 准 确 计 算 各 变 量 各 自 变 化 的 时 刻 及 相 互 作 用 后 变 化 的 时 刻 ，并 将 各 核 进 行 级 联 即可。有效级联的实行有赖于每一变量有效位数及其时 序的精确把握。从以下程序可以看出，设计的 ＦＩＲ 滤波器 由一个 Ｖ 文件和６４个 ＶＣＯ 文件组成，实现 ＦＩＲ 的６４阶 滤波因子对传递中的输入信号分别作用。以下是本设计 中 ＦＩＲ 滤波器进行卷积的程序代码：
转置式滤波器的结构如图２表示，就是将直 接 式 滤波 器的输入与输出互换以颠倒信号流 方 向［７］，并 用 差 分 放 大 器 代 替 加 法 器 ，反 之 亦 可 。
图２ 转置结构的 ＦＩＲ 滤波器
ＦＩＲ 滤波器的实现方法很多，以上滤波器是最直接的 实现方法，不足 之 处 在 于 需 要 大 量 的 乘 法 器 和 加 法 器 ， ［８］ 尤其是在阶数较高的场合，速度会非常慢。利用 滤 波 器系
１ 引 言
２ 滤波器的ＩＳＥ 设计
随着通信技术特别是随着高速 ＤＡ 变换器的发展，射 频信号源设计方案多采用数字方式来合成实现射频信号 的 产 生 。 而 现 场 可 编 辑 门 阵 列 以 其 开 发 工 具 智 能 化 、开 发 周期缩短化、开发方 式 可 编 化 及 软 件 可 升 级 等 优 越 特 性， 跻身于无线通信领域首选方案。尤其是开发方式可编程 的应用，适应了不断或 重 复 变 更 设 计 的 需 求 的 同 时，在 使 用 方 式 上 也 只 需 改 变 其 软 体 而 无 需 变 更 硬 体 ，完 美 地 融 合 了 设 计 灵 活 且 节 省 成 本 两 大 要 求 。 ［２］ 本 设 计 以 Ｖｅｒｉｌｏｇ ＨＤＬ 语言为载体，灵活使用 Ｘｉｌｉｎｘ公 司 的ＩＳＥ １２．３软 件 设计的内核 方 式，从 理 论 研 究 到 仿 真 验 证 设 计 出 一 款 高 效、高速的 ＦＩＲ 滤波器。
一种数字下变频抽取滤波器的设计
第 41 卷第 1 期 2011 年 2 月
图 1 数字下变频器 Fig . 1 Dig ital do wn conver ter
收稿日期: 2010 08 09; 定稿日期: 2010 09 20 基金项目: 国家自然科学基金资助项目( 60906009)
2
兰金保等: 一种数字下变频抽取滤波器的设计
2011 年
2 抽取滤波器总体结构
2. 1 抽取滤波器的三级串联实现 由于 IIR 滤波器不具有线性相频特性, 且在定点
通过对 F IR 滤波器的传输函数进行多相分解, 再利用图 3 所示的抽取滤波器的等价变换性质, 可 得到 F IR 型抽取滤波器的一种高效实现结构, 其处 理过程如图 4 所示。
假设 H ( z 1) 的阶数为 N , 令: H e ( z 1 ) = h0 + h2 z 1 + + hN - 2 z + ( N - 2) / 2 hN z N / 2
3. S cie nce and T ech nol og y on A nal og Int eg rat ed Ci rcu it L aborat or y , Ch ong qi ng 400060, P. R. Chi na)
Abstract: Design of a decimation filter fo r digit al do wn conversion w as presented in detail. T he decimatio n filter,
PCM1808PWR 24位 立体声音频ADC
192 kHz 、24bit 立体声音频ADC概述是一款高性能、低成本立体声音频模数转换器。
其集成了64倍过采样率Δ-Σ调制器、数字梳状滤波器、数字高通滤波器。
支持主、从机和两种串行音频数据格式。
支持掉电和时钟检测低功耗模式。
封装形式采用TSSOP14，温度支持-40° 到 +85° C 。
特点● 24bit Δ-Σ立体声ADC ● +5.0 V 模拟电源 (VA) ● +3.3 V 数字电源 (VDD)● 单端电压输入：3Vp-p ● 高性能THD+N ：-93dB （典型值） SNR ：99dB （典型值）动态范围：99dB （典型值） ● 过采样抽取滤波器过采样频率：x64 通带纹波：±0.05 dB片上高通滤波器：0.91 Hz (48 kHz)● PCM 音频接口可选主机和从机模式数据格式：24-Bit I 2S, 24-Bit 左对齐 ● 集成模拟低通抗混叠滤波器 ● 采样率：8 kHz–96 kHz● 系统时钟：256 fs ，384 f S , 512 f S ● 精度：24bit ● 封装：TSSOP14Applications● 家庭影院和电视 ● 语音控制设备 ● 蓝牙®扬声器 ● 麦克风阵列处理器PCM1808PWR PCM1808PWR PCM1808PCM1808内部框图1. PIN脚描述PCM18082. 性能和参数极限工作条件推荐工作条件电学参数测试条件为T时序参数系统时钟时序图上电时序图时钟检测掉电和复位时序图音频数据接口时序图（从机模式：LRCK和BCK做为输入）音频数据接口时序图（主机模式：LRCK和BCK做为输出）音频时钟接口时序图（主机模式：BCK做为输出）3. 典型曲线图（条件是TA = 25°C, VCC=5 V, VDD=3.3 V,主机模式, fs = 48 kHz,系统时钟 = 512 fs, 24-bit数据）4. 详细描述PCM1808PWR 是一款高性能、低成本、单芯片立体声音频模数转换器，其采用单端模拟输入，里面集成了64倍过采样的Δ-Σ调制器、数字抽取滤波器、数字高通滤波器，支持主机和从机模式，可以检测系统时钟来掉电和复位芯片。
128倍内插数字滤波器设计
128倍内插数字滤波器设计
洪德杰
【期刊名称】《集成电路通讯》
【年(卷),期】2005(023)002
【摘要】笔者设计过一个20位的音频DAC电路，∑-△结构，内含一个128倍内插滤波器，一个4位∑-△调制器，16路DA转换器；电路的信噪比达113dB。
本文重点叙述其中的内插滤波器。
【总页数】9页(P21-29)
【作者】洪德杰
【作者单位】中国兵器工业第214研究所，蚌埠233042
【正文语种】中文
【中图分类】TN713
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1.一种低功耗64倍降采样多级数字抽取滤波器设计 [J], 梅海军;吴金;聂卫东;张怡;李晓蒙
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5.高速并行内插倍数可变的成形滤波器设计 [J], 乔先科;张鹏飞;谢方方
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一种低功耗64倍降采样多级数字抽取滤波器设计
梅海军;吴金;聂卫东;张怡;李晓蒙
【期刊名称】《电子与封装》
【年(卷),期】2010(10)8
【摘要】经典多级结构的数字抽取滤波器占用系统大量的功耗与面积资源,文章设计的改进型64倍降采样数字抽取滤波器采用由级联积分梳状滤波器、补偿FIR滤波器和半带滤波器组成,在保持∑-△ ADC转换精度的约束下,实现了最大程度降低系统功耗与面积的设计目标.在多级级联积分梳状(CIC)滤波器的设计中,充分运用置换原则以优化各级级数并采用非递归结构实现方式,同时将多相结构运用到补偿滤波器与半带滤波器中,获得电路功耗与面积的明显降低.将∑-△调制器输出信号作为测试激励,通过Matlab系统仿真、FPGA验证与FFT信号分析,得到的输出数据信噪比达到15bit有效位数精度,且系统速度满足要求.
【总页数】6页(P21-26)
【作者】梅海军;吴金;聂卫东;张怡;李晓蒙
【作者单位】无锡市晶源微电子有限公司,江苏,无锡,214028;东南大学无锡分校,江苏,无锡,214000;无锡市晶源微电子有限公司,江苏,无锡,214028;江南大学信息学院,江苏,无锡,214035;东南大学无锡分校,江苏,无锡,214000;东南大学无锡分校,江苏,无锡,214000
【正文语种】中文
【中图分类】TN713
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