基于March C-算法的单片机存储器测试
用户专用键盘可测试性设计实现
用户专用键盘可测试性设计实现王传申;马志勇【摘要】针对用户专用键盘故障排查过程中的低效率问题,文中采用边界扫描法、内建自测试法等对其进行测试性设计改进,使得利用已有的边界扫描设备即可实现自动化故障诊断;并通过设置管脚短路和芯片功能异常两个故障实际验证了用户专用键盘可测试设计效果,实验结果表明,改进后的用户专用键盘可快速定位故障,并且具有较高的准确度和精度;文中对用户专用键盘进行测试性设计改进,以使其满足边界扫描设备测试要求,此种方法对其它单片机系统的测试性设计具有借鉴意义.【期刊名称】《计算机测量与控制》【年(卷),期】2015(023)012【总页数】4页(P3976-3979)【关键词】可测试性设计;边界扫描;内建自测试;单片机【作者】王传申;马志勇【作者单位】江苏自动化研究所,江苏连云港222061;中国人民解放军91860部队装备修理所,上海200940【正文语种】中文【中图分类】TP206随着电子设备复杂性的不断提高，其故障率也相应增加，如何提高设备的故障检测率、故障隔离率，从而提高电子设备的保障维修效率越来越为产品设计方、使用方所关注。
故障的检测、隔离一方面与检测手段有关系，另一方面与故障设备本身是否具有良好的测试性关系密切。
多次的维修实践表明，对于电子设备，如果没有良好的测试性设计，其故障定位的准确性及检测效率都很低。
工业控制电子设备由于使用环境恶劣、设备运行时间长等原因，故障率较高，而其中尤以操控模块最为突出，该类模块是电子设备常见组成模块，属计算机输入输出设备，包括标准键盘、鼠标、用户专用键盘等几个类型，对其进行可测试性设计研究，改进模块的测试性，对提高设备的维修性具有重要意义。
1.1 边界扫描方法边界扫描测试方法是在器件的每个输入输出引脚处放置一个边界扫描单元来监控组件的输入输出信息，再将这些邻接的边界扫描单元串行连接起来从而在逻辑电路的周围形成一条移位寄存器链[1]。
这条路径由串行输入和串行输出的连接线路以及适当的时钟信号和控制信号组成，通过它可以测试组件是否正确运行测试原理如图1所示。
一种Mbist新型算法March 3CL的设计
一种Mbist新型算法March 3CL的设计陈之超;李小进;丁艳芳;李玲玲【摘要】As the manufacturing process continues to advance,embeded memories have higher level of intergration on SOC,and at the same time the complexity of the memory itself make memories generate new fault types,such as 3-cell coupling faults.Memory build in self-test has been the main methods of memory test,so an effective algorithm is an essential prerequisite to the yield improvement.This paper points at seven categories of 3-cell coupling faults, we receive 72 kinds of fault primitive by analyzing the behavior of the 3-cell coupling fault,and we also analyze the faults in the same address,so a new test algorithmMarch 3CL is proposed.A 2048X32 SRAM has been used for verifying March 3CL by EDA tools,the result shows that this algorithm has the advantage of high fault coverage and short test time.%制造工艺的不断进步,嵌入式存储器在片上系统芯片中的集成度越来越大,同时存储器本身也变得愈加复杂,使得存储器出现了一系列新的故障类型,比如三单元耦合故障.存储器內建自测试技术是当今存储器测试的主流方法,研究高效率的Mbist算法,是提高芯片成品率的必要前提.以SRAM的7种三单元耦合故障为研究对象,通过分析故障行为得到三单元耦合的72种故障原语,并且分析了地址字内耦合故障的行为,进而提出新的测试算法March 3CL.以2048X32的SRAM为待测存储器,利用EDA工具进行了算法的仿真,仿真结果表明,该算法具有故障覆盖率高、时间复杂度低等优点.【期刊名称】《电子测试》【年(卷),期】2017(000)022【总页数】4页(P50-52,47)【关键词】SRAM;存储器內建自测试;三单元耦合故障;March算法;可测性设计【作者】陈之超;李小进;丁艳芳;李玲玲【作者单位】华东师范大学信息科学技术学院,上海,200241;华东师范大学信息科学技术学院,上海,200241;华东师范大学信息科学技术学院,上海,200241;华东师范大学信息科学技术学院,上海,200241【正文语种】中文随着深亚微米技术的不断发展，工艺尺寸不断缩小，存储器中各个单元之间的距离越来越近，出现了更为复杂的故障，如三单元耦合故障。
软件与MBIST协同的片内SRAM测试方法研究
软件与MBIST协同的片内SRAM测试方法研究廖寅龙;田泽;赵强;刘敏侠【摘要】With the development of IC, system-on-chip may have many SRAM blocks, the traditional testing method according to MBIST could not only increase the huge numbers of test logic,chip power consumption,but also tie the test to advanced ATE test ma-chine tightly which could also cost much. A kind of new SRAM test method by combining the software achievement and MBIST together is proposed to achieve the testing of SRAM integrated in SoC. The SRAM which could hardly be accessed by any other integrated pro-cessing units would also be tested by combing the traditional MBIT and the methods mentioned in this paper,not only achieving the test completeness of SRAM integrated in SoC,but also handling the conflict between full verification and cost.%随着SoC电路功能的日益复杂,SoC电路中大量应用了内嵌随机静态存储器,传统的通过MBIST(存储器内建自测试)方式对SoC电路中SRAM的测试,将给SoC电路带来功耗及管芯面积显著增大的问题；同时在传统MBIST方式下,SoC内嵌SRAM的测试严重依赖先进的ATE测试设备,需要付出昂贵的测试成本。
基于March C+算法的RAM内建自测试设计
相邻单元其中的一个进行写操作时，导致 ＮＰＳＦ算法可以ｔｉｏｎＤｅｌａｙＦａｕｌｔ，ＴＦ）
临近图形敏感故障 （ＮｅｉｇｈｂｏｒｈｏｏｄＰａｔｔｅｒｎ ＳｅｎｓｉｔｉｖｅＦａｕｌｔｓ，ＮＰＳＦ） 开路故障 （ＳｔｕｃｋＯｐｅｎＦａｕｌｔ，ＳＯＦ）
在随机访问 ＲＡＭ 的时候，存储单元中的 对每个存储单元进行 １－０和 ０－１的读写，并且写入变 数据会从 ０跳变成 １，或者从 １跳变成 ０． 换值的时候要迅速地读出现在的数据，最后检查结果．
１ 故障模型
故障模型对于测试来说非常重要，一般故障模型与电路设计息息相关 故障模型主要分为六 类，分别是：单元固定故障、单元耦合故障、状态跳变故障、临近图形敏感故障、开路故障、地址译码故 障．故障模型的描述以及故障检测方法如表 １所示：
表 １ 故障分类
故障名称
故障介绍
检测方法
单元固定故障 （ＳｔｕｃｋＡｔＦａｕｌｔ，ＳＡＦ）
Ｋｅｙｗｏｒｄｓ： Ｐｅｒｌｌａｎｇｕａｇｅ；ＭａｒｃｈＣ＋ ａｌｇｏｒｉｔｈｍ；ＨＳＣ３２Ｋ１ｃｈｉｐ；ＢｕｉｌｔＩｎＳｅｌｆＴｅｓｔ
０ 引言
随着集成电路产业的飞速发展，片上系统（ＳｏＣ，Ｓｙｓｔｅｍｏｎｃｈｉｐ）的集成度变得越来越高，电路设
收稿日期：２０１８－０３－２１ 基金资助：辽宁省教育厅研究生教育教学改革项目（辽教函［２０１７］２４号） 作者简介：孙守英（１９９２－），辽宁东港人，硕士研究生，从事集成电路测试研究．
Ａｂｓｔｒａｃｔ： ＩｎｏｒｄｅｒｔｏｓｏｌｖｅｔｈｅｓｈｏｒｔｃｏｍｉｎｇｓｏｆｔｒａｄｉｔｉｏｎａｌｔｅｓｔｉｎＨＳＣ３２Ｋ１ｃｈｉｐ，ｔｈｉｓｐａｐｅｒ
ａｄｏｐｔｓＢｕｉｌｔＩｎＳｅｌｆＴｅｓｔ（ＢＩＳＴ）ｍｅｔｈｏｄｂａｓｅｄｏｎＭａｒｃｈＣ＋ａｌｇｏｒｉｔｈｍ，ａｎｄｃａｌｌｓＭｂｉｓｔＡｒｃｈｉｔｅｃｔ ｔｏｏｌｗｉｔｈｐｅｒｌｌａｎｇｕａｇｅ．ＴｈｅＭａｒｃｈＣ＋ ａｌｇｏｒｉｔｈｍ ｉｓａｕｔｏｍａｔｉｃａｌｌｙｇｅｎｅｒａｔｅｄ．Ｔｈｅｇｅｎｅｒａｔｉｏｎｔｉｍｅ ｉｓｏｎｌｙ３．５ｓｅｃｏｎｄｓ，ｗｈｉｃｈｓｈｏｒｔｅｎｓｔｈｅｔｅｓｔｔｉｍｅａｎｄｉｍｐｒｏｖｅｓｔｈｅｔｅｓｔｅｆｆｉｃｉｅｎｃｙｃｏｍｐａｒｅｄｔｏ ｍａｎｕａｌｌｙｗｒｉｔｉｎｇｔｈｅａｌｇｏｒｉｔｈｍ ｃｏｄｅｆｏｒｓｃｏｒｅｓｏｆｍｉｎｕｔｅｓｏｒｅｖｅｎｈｏｕｒｓ．Ｓｉｍｕｌａｔｉｏｎｒｅｓｕｌｔｓｓｈｏｗ ｔｈａｔｔｈｅｔｅｓｔｍｅｔｈｏｄｐｒｏｐｏｓｅｄｉｎｔｈｉｓｐａｐｅｒｃａｎｅｆｆｅｃｔｉｖｅｌｙａｃｈｉｅｖｅｔｈｅｔｅｓｔｒｅｓｕｌｔｓ．Ｔｈｉｓｍｅｔｈｏｄｃａｎ ｂｅｅｘｔｅｎｄｅｄｔｏｏｔｈｅｒｃｈｉｐｓｔｅｓｔａｎｄｈａｓｓｔｒｏｎｇａｐｐｌｉｃａｂｉｌｉｔｙ．
常用的单片机系统RAM测试方法
常用的单片机系统RAM测试方法在各种单片机应用系统中，存储器的正常与否直接关系到该系统的正常工作。
为了提高系统的可靠性，对系统的可靠性进行测试是十分必要的。
通过测试可以有效地发现并解决因存储器发生故障对系统带来的破坏问题。
本文针对性地介绍了几种常用的单片机系统RAM 测试方法，并在其基础上提出了一种基于种子和逐位倒转的RAM 故障测试方法。
1 RAM 测试方法回顾(1)方法1 参考文献中给出了一种测试系统RAM 的方法。
该方法是分两步来检查，先后向整个数据区送入#00H 和#FFH，再先后读出进行比较，若不一样，则说明出错。
(2)方法2 方法1 并不能完全检查出RAM 的错误，在参考文献中分析介绍了一种进行RAM 检测的标准算法MARCHG。
MARCH 一G 算法能够提供非常出色的故障覆盖率，但是所需要的测试时间是很大的。
MARCHG 算法需要对全地址空间遍历3 次。
设地址线为根，则CPU 需对RAM 访问6 乘以2n 次。
(3)方法3 参考文献中给出了一种通过地址信号移位来完成测试的方法。
在地址信号为全O 的基础上，每次只使地址线Ai 的信号取反一次，同时保持其他非检测地址线Aj(i≠j)的信号维持0 不变，这样从低位向高位逐位进行；接着在地址信号为全1 的基础上，每次只使地址线Ai 的信号取反一次，同时保持其他非检测地址线Aj(i≠j)的信号维持1 不变，同样从低位向高位逐位进行。
因此地址信号的移位其实就是按照2K(K 为整数，最大值为地址总线的宽度)非线性寻址，整个所需的地址范围可以看成是以全0 和全1 为背景再通过移位产生的。
在地址变化的同时给相应的存储单元写入不同的伪随机数据。
在以上的写单元操作完成后，再倒序地将地址信号移位读出所写入的伪随机数据并进行检测。
设地址线为n 根，则CPU 只对系统RAM 中的2n+2 个存储单元进行访问。
2 基于种子和逐位倒转的RAM 测试方法基于种子和逐位倒转的测试方法。
基于March C-算法的单片机存储器测试
基于March C-算法的单片机存储器测试作者：于文考高成张栋来源：《现代电子技术》2010年第06期摘要:为了保证单片机系统的可靠性,对单片机内嵌存储器的测试显得尤为重要。
根据MCS-51系列单片机系统内嵌存储器的结构特点和故障模型,研究了测试算法的选择、数据背景的产生等问题,首次提出将March C-算法用于单片机内嵌存储器的用户级测试程序编写。
该测试程序对SAF,TF,AF,CF的故障覆盖率可达到100%,并且能够检测部分NPSF故障,具有较高的故障覆盖率,适合于对用户级MCS-51系列单片机存储器的测试。
关键词:单片机;March C-算法;存储器测试;故障覆盖率中图分类号:TP333文献标识码:B文章编号:1004-373X(2010)06-019-03Test of Single Chip Microcomputer′s Memory Based on March C- AlgorithmYU Wenkao,GAO Cheng,ZHANG Dong(Beihang University,Beijing,100191,China)Abstract:In order to ensure thereliability of single chip microcomputer system,test of the single chip microcomputer embedded memory is particularly important.In accordance with characteristics and fault model of MCS-51 embedded memory,selection of the test algorithm and the data background are researched,and the test program which based on March C- algorithm for MCS-51 single chip microcomputer embedded memory for the first time in user-level is presented.The test program can reach all of the SAF,TF,AF,CF failure and some of NPSF failure,has a high fault coverage,suitable for test of MCS-51 single chip microcomputer embedded memory in user-level.Keywords:single chip microcomputer;March C- algorithm;memory test;fault coverage0 引言存储器是单片机系统中的重要组成部分,其功能的正确性直接影响到单片机的可靠性。
March算法在BIST电路设计中的作用机制
March算法在BIST电路设计中的作用机制张莹;赵纶【摘要】基于March CE算法,设计了一种可嵌入式的具有内建自测试功能的电路；在电路和测试方案设计中依据March CE算法中理论公式,并以此为依据叙述了设计过程中的作用机制,给出BIST电路结构原理图和电路设计图,对所设计的电路进行了测试,验证了所设计电路.%An embedded circuit with a built-in self test function is designed based on March CE algorithm. The BIST circuit structure and circuit design schematic are presented, and the designed circuit is tested and verified.【期刊名称】《大连交通大学学报》【年(卷),期】2011(032)005【总页数】4页(P98-101)【关键词】March CE算法;BIST电路;作用机制【作者】张莹;赵纶【作者单位】电信科学技术研究院,北京100094;电信科学技术研究院,北京100094【正文语种】中文0 引言随着So C技术的发展，为了弥补传统电路测试扫描技术效率低的不足，产生了一种能够快速并有效地对数字系统进行测试与诊断的方法，即:自测试技术.但自测试技术常常是在软件中实现的，致使在电路测试中不可避免的存在诊断分辨率差、诊断时间长、效率低和使用费用较高等缺点.为了解决上述问题，一种电路的硬件自测试方法，即:通过在芯片内部集成少量的逻辑电路实现对集成电路的测试技术应运而生，这就是内建自测试(BIST)技术.该技术具有结构简单、有效测试时间短、测试灵活性强、可以实现在线经常性测试等优点.本文基于March CE算法，设计了一种基于HHNEC 0.13μm的多片单、双口RAM为测试对象的串行“BIST”电路.在电路内部自身生成测试向量，而不需要外部施加激励，并依靠自身决定得到的测试结果是否正确.该电路可以有效的满足嵌入式存储器的测试需求，实现对存储器的准确检验和故障定位.1 一种可嵌入式BIST电路设计1.1 BIST电路结构原理设计是基于March CE算法设计了一种可嵌入式BIST电路，这种BIST电路可以随意而灵活的嵌入到各种数字电路中，自动完成数字电路系统中的存储器测试，该电路的结构原理见图1所示.图1 BIST电路结构原理图图1电路系统的组成:①BIST控制器:它是算法控制的核心;②地址生成器:产生遍历整个RAM的地址序列;③数据生成器:产生数据及其“取反”的值;④控制生成器:在BIST控制器测试模式信号指挥下选择RAM的输入信号;⑤响应分析器:实现测试响应分析并行机制.该电路的工作原理是:上电启动后，系统进入测试模式，开始测试存储单元.若发现故障单元，则BIST电路将故障信息传给响应分析电路，故障地址被保存到按内容寻址存储器中，生成故障位图.测试完成后，内建自修复算法根据位图提供的故障信息分配冗余资源覆盖故障单元.当进入正常工作模式时，BIST电路被旁路，要访问的地址被送往系统，由系统判断所需要的存储单元是否为已知故障单元.若是，则进行地址重映射，调用冗余单元;若不是，则访问正常的存储单元.1.2 BIST电路设计与March算法的作用机制在BIST电路设计时，先要从故障覆盖率和实现的复杂度两方面进行综合考虑，来选择March算法的故障覆盖率高于80%，复杂度只有6n.March算法如下:图2电路设计图中原理主要是依据式(1)的作用机制.依据图1的结构原理进行了BIST电路设计，电路设计图见图2所示.图2 BIST电路设计图其作用机制为:当run_bist信号有效，且clk为上升沿、rst为低电平，BIST模块开始工作.首先选择待测RAM，其中:dpram_usb_sel为dpram_usb的片选信号，其中0选择，1屏蔽;spram_crypto_sel为spram_crypto的片选信号，其中0选择，1屏蔽;spram_system_sel为spram_system的片选信号，其中0选择，1屏蔽;dpram_sel为dpram的片选信号，其中0选择，1屏蔽.rd为RAM三态开关，低电平有效.wr为读写控制信号，其中，低电平为写，高电平为读.当wr为低电平时，允许向RAM中写入数据，之后根据March CE算法进行操作，当wr为高电平时允许读出数据，并判断是否与写入的数据值相同，若相同则继续检测，若不同则报错.wr_data［7∶0］为写数据信号，0复位.dpram_usb_addr［11∶0］为 dpram_usb 地址线，12'd2303 复位;spram_crypto_addr［10∶0］为spram_crypto地址线，11'd2047复位;spram_system_addr［14∶0］为spram_system 地址线，15'd32767复位;dpram_addr［8∶0］为 dpram 地址线，9'd511 复位.dpram_usb_rd_data［7∶0］为 dpram_usb 读出数据线;spram_crypto_rd_data［7∶0］为 spram_crypto 读出数据线;spram_system_rd_data［7∶0］为 spram_system 读出数据线;dpram_rd_data［7∶0］为 dpram读出数据线.bist_stop复位值为0，当变为1时，表示RAM无错误测试完成.2 BIST电路测试方案设计在检测图2电路的测试方案设计中，应用March算法中通用的数据背景对数公式:式中，X为测试所需的数据背景的个数;B为存储器字长.考虑在高测试效率和故障覆盖率时，需要对测试向量进行扩展，并记录扩展后的数据背景.当March算法中的读写数据为1(或0)时，就将正向或反向的G个数据背景存储到对应的存储器上，依式(2)依次对每个数据背景按照次序执行相应的操作，由此制约了测试方案机理和测试步骤.测试中先外加一个run BIST信号，分别对4片RAM进行串行检测，分别为各自的RAM选择信号，每次选择则由低电平表示有效.对选上的RAM进行March CE 算法检测，若此片检测无误，则进行下一片RAM的检测.当四片RAM均检测完毕且无错误时mistake［2∶0］信号显示000;当RAM出错时，mistake［2∶0］信号则显示相应数字，并马上中断程序;标志寄存器mistake有5种数值状态，表示各自的RAM出错情况，见附表所示.附表 RAM出错情况下的数值mistake［2∶0］各自 RAM 状态000 各ram 正常100 dpram_usb出错101 spram_crypto出错110 spram_system出错111 dpram 出错在测试方案设计中最关键性技术是:使4片RAM的测试在同一个电路中执行，而各自RAM容量不同，且对于dpram_usb与dpram这样的双口RAM，需分别检测每一个端口.在测试中，采用最大容量32 K，即地址位宽为15位，则dpram_usb地址线取其中的12位，spram_crypto地址线取其中的11位，dpram_addr地址线取其中的9位.对于双口RAM，在测试中，给出了一个单双口选择信号，在选择单口RAM时，此信号被屏蔽.3 BIST电路自测试功能的测试利用图2的BIST电路对2K+256Byte DPRAM、2K Byte SPRAM、32K Byte SPRAM 和512Byte DPRAM芯片进行串行检测.在测试过程中，采用March CE 算法检测:固定故障、开路故障、转换失效故障、地址失效故障、字间耦合故障和动态故障.而其中，设计采用22个状态的状态机实现操作流程，并分别对4片RAM进行串行检测，其各状态机转移图见图3所示.图3 March CE算法的各状态机转移图图3中，ack为各RAM单个地址测试完成后的标志信号;ack_delay为ack的延时信号;在测试中，state 0确定单个地址是否测试完成，则把A1写入RAM，地址自减;若测试完成，则写入～A1，地址自增;state 1延迟一个clock;state 2确定单个地址是否测试完成，若未完成，则继续写入;若测试完成，则写入A1，地址自减;state 3写入～A1;state 4读数;state 5确定单个地址是否已经读完，若读完，则写入A3;state 6写入数据，地址自减;state 7若单个地址写满，则写入A2;否则写入～A3;state 8读出数据;state 9写入A3;state 10读出数据，地址自增;state 11写入A3;state 12若单个地址写满，则写入A4;否则写入～A2;state 13读数据;state 14写入A2;state 15读出数据，地址自减;state 16写入数据;state 17若地址已经写满，则写入～A4;若未写满，则读出数据;state 18读出数据;state 19写入A4;state 20读出数据，地址自增;state 21写入数据.其中:低电平为写，高电平为读.4 BIST电路的仿真在Modelsim环境下对所设计的BIST电路(图2)进行仿真，其Debussy仿真波形见图4所示.图4 BIST电路的仿真图从图4中可知，每次对选上的单口RAM进行一次March CE算法检测，对双口RAM进行两次March CE算法检测.当一片RAM测试完成时，result信号升起，若此RAM检测无错误，wrong信号为低电平，且 mistake［2:0］为000;当一片RAM测试出错时，result信号为低电平，wrong信号升起，且mistake［2:0］根据不同的RAM现实不同值.从BIST电路的仿真图中还可以看出，该电路能够检测出所有的注入故障，当内建自检测执行完毕后，stop信号自动置位.5 结论(1)在BIST电路设计中，采用March CE算法比其它算法精确度高，该算法制约了电路的工作机理和控制机制，制约了电路测试的工作步骤;(2)本文设计的BIST电路可以同时对单口RAM(SRAM)和双口RAM(DPRAM)进行检测，检测速度快;(3)当出现错误时，可以指出是哪片RAM上的哪个地址出错，可以指出出错的类型;(4)只有一个输出信号，便于电路集成后读出信号;(5)该BIST电路而不需要外部施加激励，并向系统返回测试结果;(6)该BIST电路具有良好的测试灵活性，能够满足普通嵌入式存储器的测试需求，可实现对存储器的准确检验和故障定位.参考文献:［1］ZHAI M J，YIN J H.Memory BIST design and implement based on March C algorithm［J］.Journal of Harbin University of Commerce(Natural Sciences Edition)，2009，25(5):549-552.［2］XU Z M，SU Y P.SRAM BIST Circuit Design Based on the March CAlgorithm［J］.Semiconductor Technology，2007，32(3):245-247.［3］YAO L T，TAN E M.Pattern generation research of BIST based on low power［J］.Electronic Design Engineering，2010，18(8):71-74.［4］ZANG B C，JIANG D W.A BIST test scheme of embedded DRAM ［J］.China Measurement Technology，2005，31(1):69-71.［5］YAN X L，TANG M.Design of Programmable Memory BIST for Embedded Dual Ports SRAM［J］.Computer Measurement＆ Control，2006，14(7):853-854.［6］WANG Y，CHEN H.Transparent based programmable BIST scheme for memory test［J］.Electronic Measurement Technology，2007，30(4):6-8.［7］ZHANG L，LOU S Q.Research of Embedded SRAM Build-in Self-test in the SoC［J］.Electronics ＆ Packaging，2007，7(11):28-30.。
基于March C+算法的SRAM BIST设计
基于March C+算法的SRAM BIST设计张志超;侯立刚;吴武臣【摘要】In order to increase controllability and ohservability in memory testing and to reduce the testing time, a BIST design hased on March C+ algorithm for a 32-bits SRAM in LEON processor is proposed, in which SRAM fault model and BIST implementation are discussed. The designed BIST circuit can well connect with system. and only increase few I/O ports. Simulation results prove that the BIST design has good fault coverage without increasing chip area.%为了增加存储器测试的可控性和可观测性,减少存储器测试的时间和成本开销,在此针对LEON处理器中的32位宽的SRAM进行BIST设计.采用March C+算法,讨论了SRAM的故障模型及BIST的实现.设计的BIST电路可以与系统很好的相连,并且仅增加很少的输入/输出端口.仿真结果证明,BIST的电路的加入在不影响面积开销的同时,能够达到很好的故障覆盖率.【期刊名称】《现代电子技术》【年(卷),期】2011(034)010【总页数】3页(P149-151)【关键词】SRAM;BIST;March C+算法;故障模型【作者】张志超;侯立刚;吴武臣【作者单位】北京工业大学集成电路与系统集成实验室,北京,100124;北京工业大学集成电路与系统集成实验室,北京,100124;北京工业大学集成电路与系统集成实验室,北京,100124【正文语种】中文【中图分类】TN402-340 引言当前集成电路的规模越来越大，片上存储设备也越来越重要。
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基于March C-算法的单片机存储器测试
于文考;高成;张栋
【期刊名称】《现代电子技术》
【年(卷),期】2010(33)6
【摘要】为了保证单片机系统的可靠性,对单片机内嵌存储器的测试显得尤为重要.根据MCS-51系列单片机系统内嵌存储器的结构特点和故障模型,研究了测试算法的选择、数据背景的产生等问题,首次提出将March C-算法用于单片机内嵌存储器的用户级测试程序编写.该测试程序对SAF,TF,AF,CF的故障覆盖率可达到100%,并且能够检测部分NPSF故障,具有较高的故障覆盖率,适合于对用户级MCS-51系列单片机存储器的测试.
【总页数】4页(P19-21,33)
【作者】于文考;高成;张栋
【作者单位】北京航空航天大学,北京,100191;北京航空航天大学,北京,100191;北京航空航天大学,北京,100191
【正文语种】中文
【中图分类】TP333
【相关文献】
1.基于改进March SS算法的存储器测试技术研究 [J], 马立元;段武
2.基于March C-算法的SRAM芯片的SEU失效测试系统 [J], 王鹏;李振;邵伟;薛茜男
3.基于March算法的存储器测试控制器设计 [J], 左正军;程新明;李加庆;于亮
4.基于March算法的嵌入式存储器BIST技术 [J], 刁双君
5.一种基于存储器故障原语的March测试算法研究 [J], 石磊;王小力
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