可控加法器的设计共4页文档
可控加减法电路设计实验报告
可控加减法电路设计实验报告一、实验目的。
1.了解四位二进制数运算的基本原理,制定设计方案。
2.利用ISE软件进行可编程逻辑器件设计,完成逻辑仿真功能。
3.使用编译器将设计实现,下载到BASYS2实验板上进行调试和验证所设计的四位二进制数的运算。
二、实验器材。
1.Pentium—Ⅲ计算机一台；2.BASYS2 实验板一只；三、实验方案。
1.基本功能。
实现了两个四位二进制数的加减法运算,能够在输出端得出结果.2.清零功能。
利用一个微动开关，在逻辑程序中表示出当按下微动开关后两个操作数都变为零。
再调用以前的加法程序，即可实现输出结果清零。
3.用数码管显示。
编写程序，将数值转换为七段显示器显示。
将运算结果输送到数码管中。
值得注意的是四个数码管要显示不同的数字，就需要利用到人的视觉误差，做一些短暂的延时。
4.溢出显示。
本实验中，设计的是一个无符号数加减法器，因而其共有两种溢出情况一，减法时，减数大于被减数，针对这种情况可以利用比较大小进行溢出判断；二，加法时，被操作数之和大于15。
判断进位，如果进位为1则显示溢出，若反之，则不显示。
四、实验原理图。
五、实验模块说明及部分代码。
1.add1部分。
将输入的两个操作数相加并判断大小。
相加结果放在led中，进位放在carry中。
led[0]=num1[0]^num2[0];carry[0]=num1[0]&num2[0];led[1]=num1[1]^num2[1]^carry[0];carry[1]=(num1[1]&num2[1])|(carry[0]&(num1[1]^num2[1]));led[2]=num1[2]^num2[2]^carry[1];carry[2]=(num1[2]&num2[2])|(carry[1]&(num1[2]^num2[2]));led[3]=num1[3]^num2[3]^carry[2];if(add)begincarry[3]=(num1[3]&num2[3])|(carry[2]&(num1[3]^num2[3]));endif(sub)beginif(compare)carry[3]=1;elsecarry[3]=(num1[3]&num2[3])|(carry[2]&(num1[3]^num2[3]))&(~sub); 2.seg7ment。
可控计数器的设计
可控计数器的设计(总11页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--《可编程器件》课程设计报告课题：可控计数器的设计班级学号学生姓名专业电子科学与技术系别电子信息工程系指导老师淮阴工学院电子与电气工程学院2014年11月可控计数器的设计一、设计目的《可编程器件》课程设计是一项重要的实践性教育环节，是学生在校期间必须接受的一项工程训练。
在课程设计过程中，在教师指导下，运用工程的方法，通过一个简单课题的设计练习，可是学生通过综合的系统设计，熟悉应用系统的是设计过程、设计要求、完成的工作内容和具体的设计方法，了解必须提交的各项工程文件，也达到巩固、充实和综合运用所学知识解决实际问题的目的。
通过课程设计，应能加强学生如下能力的培养：（1）独立工作能力和创造力；（2）综合运用专业及基础知识，解决实际工程技术问题的能力；（3）查阅图书资料、产品手册和各种工具书的能力；（4）工程绘图的能力；（5）编写技术报告和编制技术资料的能力。
二、设计要求① 1、设计一个五进制的计数器，由两个控制键SEL控制不同的计数方式② 2、当SEL=00时，按0、1、2、3、4、0、1、2，3、4···顺序计数③ 3、当SEL=01时，按0、2、4、6、8、0、2、4、6、8···顺序计数④ 4、当SEL=10时，按1、3、5、7、9、1、3、5、7、9···顺序计数⑤ 5、当SEL=11时，按5、4、3、2、1、5、4、3、2、1···顺序计数⑥ 6、由数码管分别译码显示控制信号和计数状态，分别用3 位数码管动态显示⑦ 7、给出VHDL语言的源程序三、一般设计要求（1）独立完成设计任务；（2）绘制系统硬件总框图；（3）绘制系统原理电路图；（4）制定编写设计方案，编制软件框图，完成详细完整的程序清单和注释；（5）制定编写调试方案，编写用户操作使用说明书；（6）写出设计工作小结。
加法器的设计范文
加法器的设计范文加法器是一种用于两个二进制数相加的逻辑电路。
在数字电子系统中，加法器是非常重要的组件之一，常用于CPU中的算术逻辑单元(ALU)。
设计一个加法器可以分为两个主要步骤：设计加法器的结构与功能和选择适合的逻辑门实现电路。
在设计过程中，需要考虑到性能、功耗和面积等因素。
在设计加法器结构与功能时，可以选择全加器、半加器或者其他组合逻辑电路。
全加器能够对两个二进制数和一个进位进行相加，输出相加结果以及下一位的进位。
半加器只能对两个二进制数进行相加，输出相加结果但无法处理进位。
一种常见的设计方法是使用全加器来实现加法器，通过级联多个全加器来实现多位数的相加。
在设计中，可以选择传统的逻辑门（如与门、或门、异或门等）来实现加法器的功能。
另外，也可以选择使用集成电路芯片（如74LS83、74LS283等）来快速实现加法器的功能。
对于n位数的加法器，可以使用n个全加器进行级联。
每个全加器都需要有三个输入端和两个输出端。
三个输入端分别是两个相加的输入端和上一位的进位端。
两个输出端分别是相加结果和下一位的进位端。
这样，可以通过级联多个全加器来实现n位数的加法器。
在选择适合的逻辑门实现电路时，可以考虑一些因素。
例如，与门和或门可以通过级联多个半加器或全加器来实现，但这样会引入更多的延迟和功耗。
上述提到的集成电路芯片可以提供更高的速度和更小的面积，但可能需要一些解码器和编码器来连接输入和输出。
此外，在加法器的设计过程中，还需要考虑到数据宽度、时钟频率和功耗等因素。
根据具体的应用需求，可以选择不同的设计方案来实现功能与性能的平衡。
总之，加法器的设计需要根据具体的应用需求来选择适合的结构与功能，以及适合的逻辑门实现电路。
通过合理的设计和优化，可以实现高性能、低功耗和小面积的加法器。
加法器设计
沈阳工程学院课程设计课程设计题目：加法器设计系别自动控制工程系班级生自专111 学生姓名佀自勇学号 2011336120 指导教师王新颖、王健职称副教授、副教授起止日期： 2013年06月17日起——至2013年06月21日止沈阳工程学院课程设计任务书课程设计题目：加法器设计系别自动控制工程系班级生自专111 学生姓名佀自勇王兴刚梁晨曦、孙栋学号20 27 28 29 指导教师王新颖、王健职称副教授、副教授课程设计进行地点：单片机实验室(F207)任务下达时间：2013 年06 月13日起止日期： 2013年06月17日起——至2013年06月日教研室主任王健2013年06月 07 日批准一、设计目的通过课程设计使学生更进一步掌握单片机原理及应用课程的有关知识，提高应用单片机解决问题的能力，加深对单片机应用的理解。
通过查阅资料，结合所学知识进行软、硬件的设计，使学生初步掌握应用单片机解决问题的步骤及方法。
为以后学生结合专业从事单片机应用奠定基础。
二、设计的原始资料及依据利用8031的开关、I/O接口或可编程接口8255、指示灯。
三、设计的主要内容及要求（1）用开关输入1个2位BCD数，另一个2位BCD数用软件提供。
（2）求两个操作数的和，和保存到内部RAM 10H开始的单元中（要考虑高位溢出）。
（3）运算结果用小灯显示出来。
四、设计的主要内容及要求五、对设计说明书撰写内容、格式、字数的要求1.课程设计说明书（论文）是体现和总结课程设计成果的载体，一般不应少于3000字。
2.学生应撰写的内容为：目录、正文、参考文献等。
课程设计说明书（论文）的结构及各部分内容要求可参照《沈阳工程学院毕业设计（论文）撰写规范》执行。
应做到文理通顺，内容正确完整，书写工整，装订整齐。
3.说明书（论文）手写或打印均可。
手写要用学校统一的课程设计用纸，用黑或蓝黑墨水工整书写；打印时按《沈阳工程学院毕业设计（论文）撰写规范》的要求进行打印。
数字实验2---可控加减法器
实验二 可控加减法器设计
实验目的：
熟悉全加器的逻辑功能和应用方法； 掌握利用集成全加器设计运算电路的方法。
实验仪器及器件：
（1）数字电路实验系统； （2）示波器； （3）与非门74LS00、7Байду номын сангаасLS10，各1片； （4）四位全加器74LS283，2片。
实验二 可控加减法器设计
实验内容：
1、 利用4位集成全加器74LS283实现4位减法。 2、利用4位集成全加器74LS283设计一个BCD码加法器。 要求：改变加数与被加数数值，记录运算结果，验证设计是否正确，并作 表说明。
数字电子技术实验
实验室: 电气楼310
电 话: 51688346
数字电子技术实验
课程性质及目的： 将理论知识付诸实践，掌握集成器件的性能、应用和 数字电路的设计方法，在实践中深化理论，发现问题，总 结规律，培养独立思考，独立解决问题的能力。 课程主要内容： 基础实验（逻辑门参数测试，触发器等）；设计实验 （可控加减法器，计数器，A/D与D/A转换电路应用，555 定时电路）；综合性实验（数字函数发生器，简易交通灯 电路设计，多功能流水灯）；总计24学时 基本要求：
数字电路实验项目及教学计划数字电路实验项目及教学计划11ttlttl与与cmoscmos集成逻辑门的参数测试集成逻辑门的参数测试22可控加减法设计可控加减法设计33数字函数发生器数字函数发生器91010周44触发器及其应用触发器及其应用1111周周255计数器的设计与应用计数器的设计与应用1212周周66简易交通灯控制电路简易交通灯控制电路13131414周da转换电路应用设计转换电路应用设计1515周周288555555定时电路定时电路1616周周299多功能流水灯多功能流水灯17171818周实验二可控加减法器设计实验目的
8位可控加减法电路设计实验报告
8位可控加减法电路设计实验报告本文针对８位可控加减法电路设计实验，利用TM1638底板，结合TTL集成电路实现了一个可以实现８位加减法计算的电路系统，并分析设计主要原理及关键技术点，如TTL集成电路的基本原理、TM1638底板的工作原理、LED显示灯的控制原理等。
最后，结合实验结果得出结论，使实验通过率达100%，并对其作出展望，认为者该电路设计具有较强的灵活性及实用性，可以应用在其他计算机系统中，用于计算出大量的结果。
【Keywords】：TM1638底板减法电路 TTL成电路 LED【1.言】近年来，在电子工程领域，加减法电路应用越来越普遍。
它可以实现简单的运算操作，不仅可以提高计算机系统的效率，也可以减少复杂的运算步骤，从而更有效地实现加减法的计算，极大提高了计算能力。
因此，加减法电路的设计变得越来越重要。
本文旨在为８位可控加减法电路设计实验提供实验研究报告，使用TM1638底板和TTL集成电路实现８位加减法计算。
在本实验中，采用测试方法和实验技术进行实验，并分析了设计的主要原理及关键技术点。
【2.文】（1）TM1638底板.TM1638底板用来连接TTL集成电路和LED显示灯，以实现加减法电路设计。
该底板的工作原理是：将微处理器的控制信号由串行输入口输入，然后由控制电路将控制信号转变为8路控制，并将其分配到各个LED显示灯，实现控制功能。
（2）TTL集成电路.TTL集成电路是一种由TTL（Transistor-Transistor Logic）集成电路组成的封装式模块，是用于实现加减法运算的关键环节。
集成电路的基本原理是：利用集成电路中的电路元件实现复杂的加减法运算。
（3）LED显示灯.LED示灯用于显示加减法运算的结果，实现电路设计核心功能。
LED显示灯的控制原理是：利用TTL集成电路产生的控制信号，根据不同的信号类型控制LED显示灯亮灭，从而实现加减法运算的计算结果的显示。
（4）实验结果.本实验中，采用测试方法和实验技术，实现了一个８位加减法电路设计。
加法器设计--数字逻辑电路(电子科技大学)
《课程设计—加减法器》报告
电工17班王兴2011029170010
1.分析及设计方法：
要设计4位的全加全减器，首先要设计一位的全加器。
一位的全加器，需要3个输入，相加数A和B,还有进位输入Cin，2个输出，相加后的值S和进位输出Cout。
考虑到有一个控制端Addsub，所以要加一个输入。
然后考虑加法器转换为减法器。
转化方法为：将减数B取反，然后进位输入Cin变为1，再进行加法运算。
设计好1为的全加全减器后进行封装。
然后用四个全加全减单元串联组成四位全加全减器。
然后关于控制端Sel ，只需用一个二选一的Mux，选择A或Z。
溢出的判断，不论是加法还是减法，在转化为加法运算后。
判断依据：两相加数符号相同，运算结果符号不同，则发生溢出。
2.电路设计：
设计软件：Quartus II 8.1
1.一位全加全减单元的电路图:(进行减法运算时初始进位的变化在完整电
路中用Addsub做Cin实现)
封装后：
一位全加/减器的仿真结果：（Cin=Addsub）
2.Sel控制端的实现电路：
封装后：
3.判断溢出的实现电路：
封装后：
4.完整电路图：。
加法器电路设计全加器
课设报告课程名称集成电路设计方向综合课程设计实验项目加法器实验仪器PC机、candence软件系别______理学院_姓名______ 杨凯__ __实验日期____ __________成绩_______________________目录一、概述 (3)1.1课题背景 (4)1.2课题意义 (5)二、设计流程 (6)三、课设内容 (6)四、实验原理 (7)4.1加法器基本原理 (7)4.1.1 半加器基本原理 (7)4.1.2 全加器基本原理 (8)4.2.镜像加法器 (10)五、上机步骤： (13)5.1.画电路图步骤 (13)5.2画版图步骤 (13)六、加法器电路图： (14)6.1原理图： (15)6.2全加器电路图结构 (15)6.3自己画的电路图 (16)6.4波形验证： (16)6.5 TRAN（瞬态）分析 (17)6.6波形输出参数 (17)6.728管全加器网表 (19)6.8仿真波形 (20)6.9编译仿真波形结果分析 (20)七、版图设计 (21)7.1版图 (21)版图（L AYOUT）是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。
版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。
不同的工艺，有不同的设计规则。
版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。
版图设计流程： (21)7.2版图设计规则 (22)7.3修改前版图 (24)7.4修改后版图 (25)八、课设心得 (25)一、概述集成电路是采用专门的设计技术和特殊的集成工艺技术，把构成半导体电路的晶体管、二极管、电阻、电容等基本单元器件，制作在一块半导体单晶片（例如硅或者砷化镓）或者陶瓷等绝缘基片上，并按电路要求完成元器件间的互连，再封装在一个外壳内，能完成特定的电路功能或者系统功能，所有的元器件及其间的连接状态、参数规范和特性状态、试验、使用、维护、贸易都是不可分割的统一体，这样而得的电路即是集成电路。
58位可控加减法器设计实验设计思路
58位可控加减法器设计实验设计思路设计思路：1.设计目标：设计一个可控加减法器，实现两个n位二进制数的加减法运算，并且能够通过控制信号选择加法或减法运算。
2.确定输入输出：输入为两个n位的二进制数A和B，以及一个控制信号S，输出为一个n位的二进制数C，表示加减法结果。
3.设计原理：加减法运算的实质是多位二进制数的逐位相加。
根据数字电路的原理，我们可以采用逐位全加器的方式完成加减法运算。
4.设计步骤：(1)设计全加器：一个全加器可以完成两个输入位和一个进位位的加法运算，输出一个和位和一个进位位。
根据全加器的真值表和卡诺图，可以使用逻辑门电路设计一个全加器。
(2)设计n位可控加减法器：根据逐位相加的原理，可以设计一个n位的可控加减法器。
对于每一位的加减法运算，我们可以通过控制信号S来选择相应的输入信号。
当S为0时，选择两个输入数的相应位进行相加；当S为1时，在两个输入数的相应位进行相减。
同时，还需要考虑进位的传递问题，以及最高位的溢出问题。
(3)结合n位全加器和n位可控加减法器，可以实现一个完整的可控加减法器电路。
5.确定控制信号S的设计：可控加减法器需要一个控制信号S来选择加法或减法运算。
我们可以通过一个开关或者一个控制寄存器来控制S的值。
当控制信号为0时，进行加法运算；当控制信号为1时，进行减法运算。
6.设计电路框图和布局：根据上述设计思路，可以绘制可控加减法器的电路框图和布局。
在设计电路布局时，需要考虑信号的传输路径、布线的优化和电路稳定性等因素。
7.仿真和验证：使用电路设计软件进行仿真和验证。
在仿真中，可以输入不同的测试样例，验证可控加减法器的正确性和稳定性。
需要特别关注边界情况和溢出情况的处理。
8.制作原型：根据电路设计结果，可以进行实际电路的制作和调试。
根据实际情况，可以选择不同的集成电路元件，如逻辑门芯片、触发器等，并根据需要进行连线、焊接等操作。
9.测试和优化：对制作好的原型进行测试和优化。
第三讲 加法器设计
计算阶码差值并对尾数进行移位 尾数相加 N 结果是否需要规格化 Y 规格化处理 输出结果 结束 N 结果是否溢出？ Y 显示正的最大值 或者负的最小值
西安电子科技大学
浮点加法器的设计
浮点加法器的工作流程可以用状态描述。设计7 个状态（读者也可自行根据流程图定义状态机，状 态数可以多余或少于7个），分别表示运算过程的各 个步骤，各状态的含义如表所示。
西安电子科技大学
进位链结构
Pi称为进位传递函数，而PiCin则称为传送进位或 条件进位。 Pi的逻辑含义是：若本位的两个输入至少一个为1 时，则当低位有进位传来时，本位将产生进位。
西安电子科技大学
串行进位
串行进位方式是指：逐级地形成各位进位，每一 级进位直接依赖于上一级进位。 设n位并行进位加法器的序号是第一位为最低位， 第n位为最高位，则各进位信号的逻辑式如下： C1=G1+P1C0=A1B1+(A1B1)C0 C2=G2+P2C2=A2B2+(A2B2)C1 . . . Cn=Gn+PnCn=AnBn+(AnBn)Cn-1
串行进位
C3 S3 S2 S1 S0
Cout Si Σ Ai Bi Cin
Cout Si Σ Ai Bi Cin
Cout Si Σ Ai Bi Cin
Cout Si Σ Ai Bi Cin
A3
B3 C2
A2
B2 C1
A1
B1
C0
A0
B0 C-1
串行进位加法器
西安电子科技大学
串行进位
可以通过使用1位全加器的串联行成多位串行进位 加法器。 要实现8位串行进位加法器，只需要首先1位全加 器模块，然后在顶层模块中对该1位全加器实例化， 通过串联的方式产生8位全加器的各位输出。
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题目：可控加法器的设计
指导教师：曾洁
学生：李啟荣
完成时间：2012. 5. 25
可控加法器的设计
一、设计目的：
利用74x283为基本构造模板，设计一个8位可控加法器，输入为8位数据A、B、CIN,以及控制信号S0、S1，输出和为S。
使其实现功能：
二、分析、推导及设计方法：
1、整体思路
先用74x283设计一个8位加法器，分别计算B+A’和B+A，再把这两个得到的和与A’、B’通过多路复用器进行选择，因为每一种情况都要加CIN，所以最后把CIN和多路复用器的选择结果再通过一个8位加法器，最后输出结果S。
方框图为：
B 8位加法器 S
A B、A CIN
2、具体部分：
a．8位加法器
由于是要用74x283构造8位的加法器，而74x283是一个4位的加法器，所以需要把2个74x283芯片级联构成一个8位加法器。
构造时把第一片283的进位输出C4连接到第二片的进位输入C0上，然后把第一片的C0接低电平；接入A、B、CIN输入时，第四位依次接到第一个芯片，高四位接到第二个芯片。
b．多路复用器
由于需要的多路复用器的输入时4输入32位，要选择的是其中的一个输入，可以用75x153构造，74x153是一个2输入4位的多路复用器，可以通过使每片的两个使能端同时有效，让每片处理一个输入中的两位，用四片74x153，让它们的控制端分别由控制信号S0、S1控制。
c．8位取非电路
由于输入为A、B、CIN，当用到A’、B’时，需要取非，因为采用总线输入方式，故需要对总线内每个值取非，所以设计了not3这个取非模板。
三、电路图：
1、整体电路图：
其中的8bitadder是设计的8位加法器模板，mux是多路复用器模板，not3是8位取非模板。
2、多路复用器（整体电路图中名为mux）
3、 8位加法（整体电路图中名为8bitadder）：
4、 8位非门（整体电路图中名为 not3）：
四、仿真结果：
输入:
A[7..0]=11001011，B[7..0]=10100111,CIN[7..0]=01101101
控制信号:
S0S1分别为00、01、10、11
对应输出分别为：
Sum[7..0]=01001000，Sun[7..0]=11011111，
Sum[7..0]=10100001，Sun[7..0]=11000101。
五、结论：
设计的电路达到了最初设计目的，能够进行8位数据的可控加法，同时通过仿真得到的仿真结果与理论得到的值相符合，说明设计的电路正确。
六、参考资料：
John F.Wakerly著的《数字设计--原理与实践》第四、六章内容。
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1、积金遗于子孙，子孙未必能守；积书于子孙，子孙未必能读。
不如积阴德于冥冥之中，此乃万世传家之宝训也。
2、积德为产业，强胜于美宅良田。
3、能付出爱心就是福，能消除烦恼就是慧。