通信原理课程设计指导

通信原理课程设计指导

一．通信原理课程设计大纲

课程名称：通信原理课程设计/ Communication Principle Course Designing

周数/学分：一周/1学分

先修课程：通信原理、电子设计EDA

适用专业：电子信息工程

开课学院、系或教研室：信息工程学院电子信息工程教研室

1．课程设计的目的

通过本课程设计巩固并扩展通信原理课程的基本概念、基本理论、分析方法和实现方法。结合EDA技术、数字通信技术和微电子技术，学习现代数字通信系统的建模和设计方法，使学生能有效地将理论和实际紧密结合，培养创新思维和设计能力，增强软件编程实现能力和解决实际问题的能力。

2．课程设计的内容和要求

课程设计内容

1）数字基带信号的编译码设计与建模

2）同步技术的设计

3）数字基带通信系统的设计与建模

4）数字信号频带传输系统的设计与建模

5）PCM通信系统的设计与建模

课程设计要求

要求学生能够熟练地运用通信理论，进行数字基带信号、 数字信号频带传输系统、PCM通信系统和同步系统的设计，并进行通信系统建模。

3．课程设计进度安排

序号设计内容所用时间

1 了解数字通信系统的设计要求，熟悉系统的建模与仿真设计方法1天

2 分析题目，设计通信系统框图，设计仿真程序流程，编写程序代码2天

3 上机调试程序，修改并完善设计，并完成设计报告2天

合计1周

4．课程设计说明书与图纸要求

设计完成后，按学校“课程设计工作规范”中的“统一书写格式”，撰写课程

设计报告一份，包括：设计题目、设计要求、逻辑分析、设计总体电路、模块设

计、模块程序（含对程序的说明）、仿真波形、实验结果分析、心得体会（不少于

500字）、参考文献（不少于5篇）。

5．课程设计评分标准

评定项目评分成绩1．选题合理、目的明确（10分）

2．设计方案正确，具有可行性、创新性(20分) 3．设计结果（软件程序）（20分）

4．态度认真、学习刻苦、遵守纪律（15分）

5．设计报告的规范化、参考文献充分（不少于5篇）（10分）

6．答辩（25分）

总分

备注：成绩等级：优（90分—100分）、良（80分—89分）、中（70分—79分）、

及格（60分—69分）、60分以下为不及格。

6．课程设计主要参考资料

教 材：

段吉海.数字通信系统建模与设计.北京：电子工业出版社，2004

参考书：

江国强.EDA技术与应用. 北京：电子工业出版社，2004

John G. Proakis.Digital Communications. 北京：电子工业出版社，2001

执笔：王 虹

审阅：阙大顺 日期：2007.6

审定：吕锋 日期：2007.6

二．通信原理课程设计课题

课题一数字基带信号HDB3码的编码器设计与建模

HDB3编码器建模的难点之一是判断插“B”，实现中可利用寄存器，首先把信码存入寄存器，同时设置一个计数器计两个“V”之间“1”的个数，经过4个码元后，由判偶电路给寄存器发送是否插“B”的信号，实现插入“B”的功能。设计示例

本设计思想不需要首先把消息代码变换为AMI码，然后进行V符号和B符号的操作，而是按照HDB3编码规则直接对消息代码进行插入“V”符号和“B”符号的操作，最后再实现单极性变双极性的信号输出，这样可以减少寄存器的数量。

HDB3码编码器模型

图1-1 HDB3码编码器模型

插“V”模块的建模

实际上是对消息代码中的四连0串的检测，当出现四个连0串时，将第四个“0”变换成符号“V”，其它情况下则保持消息代码的原样输出。为建模方便，用“11”标识“V”，用“01”标识“1”，用“00”标识“0”。

流程图

图1-2 插“V”符号流程图

插“B”模块的建模

功能是保证附加“V”符号后的序列不破坏“极性交替反转”造成的无直流特性，即当相邻“V”符号之间有偶数个非0符号时，把后一小段的第1个“0”变换成一个“B”符号。用“10”标识“B”。

流程图

图1-3插“B”符号流程图

插“B”模块是这个设计的一个难点，因为它涉及到一个由现在事件的状态决定过去事件状态的问题。其次还有如何确定是“1”，还是“V”的问题。处理难点的思路是：首先把码元(经插“V”处理过的)放入一个4位的移位寄存器里，在同步时钟的作用下，同时进行是否插“B”的判决，等到码元从移位寄存器里出来的时候，就可以决定是应该变换成“B”符号，还是照原码输出。因此，在程序的结构中可进行元件声明，调用库里的D触发器来实现延迟作用。

单极性变双极性的实现

根据HDB3的编码规则，“V”的极性是正负交替的，余下的“1”和“B”看成为一体且极性交替，同时满足“V”的极性与前面的非零码极性一致。

已规定：“11”标识“V”，“10”标识“B”，“01”标识“1”，“00”标识“0”。

图1-4单/双极性变换控制流程图

仿真软件无法识别“-1”，因此采用双相码来分别表示“－1”，“+1”和“0”，要想得到所需要的结果，仅仅在最后加一个硬件（如四选一数字开关CC4052），就可以将程序中所定义的“00”、“01”和“11”分别转换成0、+1和-1，从而达到设计所需结果。

课题二数字基带信号HDB3码的译码器设计与建模

译码原理：根据编码规则，V脉冲与前一个脉冲同极性。因而可从所接收的信码中找到V码，V码与前面的三位代码必然是取代码，在译码时，需要全部复原为四连0，完成了扣V扣B功能。

设计示例

HDB3译码器的模型框图

图2-1 HDB3译码器模型

双/单极性变换电路：正负整流电路分别提取正负电平码部分。

V码检测电路：V脉冲必然是同极性脉冲。当无V脉冲时，传号脉冲“+1”和“-1”交替出现。当连续出现两个“+1”或“-1”时，则后一个一定是V脉冲。

时钟提取电路用于提取同步时钟。见课题八。

扣V扣B电路在V脉冲和同步时钟的控制下，完成扣V扣B的功能。

V 码检测模块的建模

+V码检测：

图2-2 +V码检测模型框图

为方便起见，设从正、负整流电路输出的信号分别为+B、-B。

当+B的上升沿到来时，对输入的+B脉冲进行计数，当计数值等于2时，输出一个脉冲作为+V脉冲，同时计数器清零。而且在计数期间，一旦有-B信号为“1”电平时，立即对计数器清零。这是因为在两个+B脉冲之间，存在-B脉冲，说明第

二个+B脉冲不是+V码，而只有在连续两个+B脉冲之间无-B脉冲，才能说明这两个+B脉冲在HDB3码中，是真正同极性，于是就可以判定第二个+B脉冲实际上是+V码，达到检测+V码的目的。

-V码检测：

图2-3 -V码检测模型框图

-V码检测原理与+V码检测的类似。所不同的是，-V码检测电路在+B控制下，对来自-B信号进行计数和检测、判定。若检测到-V码，则输出-V码信号。

扣V扣B模块建模

图2-4 扣V扣B模块的模型框图

扣V扣B模块有三个输入信号：时钟信号、V码信号和来自正、负整流输出的合路信号。由于该合路信号可能包含有B脉冲和V脉冲，因此需要在扣V扣B 模块中，去除V和B脉冲。

本模块的建模方法是，用V码检测模块所检测出的V码信号，去控制一个移位寄存器，若未碰到V脉冲，则整流输出合成信号在时钟的节拍下，顺利通过移位寄存器；当碰到有V脉冲时，该V脉冲将使移位寄存器清零。

考虑到四连0，即V脉冲及其前面的三个码元应为0码，所以，可设置四位移位寄存器，当V码清零时，同时将移存器中的四位码全变为0。不管是否有B 脉冲，在此模块中，一并清零，因而无需另设扣B电路。另外移位寄存器起到延时四位时钟周期的作用，以使所检测出的V脉冲与信号流中的V脉冲位置对齐，保证清零的准确性。

课题三 数字基带通信系统的设计与建模

数字通信的基带传输方式是数字通信的最基本的传输方式，如利用中继方式在长距离上直接传输PCM 信号、用双绞线进行局域网内的计算机数据传输等。

本课题讨论的主要对象是数字基带传输系统中的收发系统，具体是对包含绝相变换器的基带系统进行设计与建模。对如何在信道中实现可靠传输不做探讨。这主要是因为以FPGA ／CPLD 为目标器件，很难实现对基带传输系统中发送滤波器和接收滤波器的设计。

1. 含绝相变换器的基带系统的设计与建模

绝相变换和相绝变换电路普遍应用于基带系统的部分响应系统及差分移相键控（DPSK ）中，对绝相变换电路模块的建模与设计是具有实际意义的。

系统模型

绝相变换是指将二进制非归零的数据码元变换成反映其相邻码元的电位变化的一种新的码元。其变换规则为k a k b 1k k k b a b ?=⊕。

而相绝变换是绝相变换的反变换，其变换规则为1k k k a b b ?=⊕。

绝相变换和相绝变换的原理框图如下：

图3-1 绝相变换和相绝变换的原理框图

图中的为一个码元的宽度。

b T 绝相变换器的电路设计

绝相变换器的电路图如图3-2，用D 触发器作为码元延迟器。由于异或门为组合逻辑器件，其输出信号可能出现冒险现象，为了克服冒险现象，在后面增加一个D 触发器则可保证正确的绝相变换信号输出。

图3-2 绝相变换器的电路图

VHDL建模符号如下：

图3-3 绝相变换器的VHDL建模符号

相绝变换器的电路设计

根据表达式画出相绝变换器电路图如图3-4，图中用D触发器作为码元延迟器。另外，为了克服组合逻辑电路带来的冒险现象，在输出端增加了一个D触发器。

图3-4相绝变换电路图

VHDL建模符号如下：

图3-5相绝变换器的VHDL建模符号

绝相/相绝变换的基带系统的建模

绝相/相绝变换的基带系统的VHDL设计模型如图3-6，图中将以上设计的绝相变换器和相绝变换器连接起来，构成了一个基带系统。

图3-6绝相/相绝变换的基带系统的VHDL设计模型

2. HDB3编、译码器的基带系统的设计与建模

系统模型

由HDB3编码器和译码器模块构成的基带系统模型如图3-7所示。在发送端将数据码和时钟信号送入HDB3编码器，编码器输出双极性的HDB3信号；在接收端对接收的HDB3信号进行双/单极性变换、时钟信号提取和HDB3译码，输出原始数据码和同步时钟信号。

图3-7 HDB3码的基带系统模型

HDB3信号的产生见图1-1。HDB3信号的译码见图2-1。

时钟信号提取

采用数字锁相环法进行设计。参考图8-3。

图3-8 时钟信号提取模块的VHDL建模符号

图中，code_in为单极性码元输入；holk为本地晶振高速时钟信号输入；clk_out 为所提取的时钟信号输出。

课题四多路信号复用的基带发信系统的设计与建模

多路信号复用的基带系统模型

多路信号复用的基带系统模型如图4-1，发送设备由数字信源与复接器、码型变换器等组成，其中数字信号包括晶振、分频和内部基带码产生等；系统的接收设备由码型逆变换与时钟提取电路、帧同步信号提取、数字终端与分接器等。

图4-1 多路复用数字基带传输系统组成框图

数字复接方式

我国目前的复接设备多采用按位复接或者按字复接两种方式。

图4-2 按位复接和按字复接示意图

基带发信系统的设计模型

多路信号复用发信系统包括复接器、数字信源、码型变换器几部分。图中复接器采用四路同步复接器。为了仿真方便，采用四路内部数字信源产生的独立的单极性非归零数字信号作为四路原始基带信号。基带发信系统的模型如图4-3。

图4-3 四路同步复接基带传输发信系统模型

多路复用信号的产生模型

图4-4多路复用信号的产生模型

时序信号与对应的合路信号及帧结构

图4-5时序信号与对应的合路信号及帧结构

模型包括分频器、内码产生器（内部信源产生器）、时序信号发生器及复用输出电路等功能模块。晶振输出信号送分频器分频后得到低频信号作为内码产生器的时钟信号；每个内码产生器用于产生8位数据码且为串行输出，作为内部分路数据信号，其串行数据码输出受到时序信号的控制；时序发生器的功能是产生四路宽度为8位数据码宽度的时序信号，每路时序信号的相对相位延迟按规定顺序为8位数据码宽度；输出电路的功能是将四路分路码组合成一路完整的复用信号。

各功能模块的VHDL建模与设计

分频器

clk为时钟信号输入；A～D为四位二进制分频输出，分别表示2、4、8、16分频输出。

图4-6 分频器的VHDL建模符号

内码产生器

内码产生器的建模符号如图所示。每个内码产生器受分频器和时序信号发生器的控制产生一路8位数据码，并且具有三态串行输出功能。图中，in0_1～in0_8为8位数据码输入，可通过输入高、低电平设定；K3～K1为对8位数据进行选择控制的控制码，有8种状态选择；sx0接时序信号；out0为内码串行数据输出。

图4-7 内码产生器的建模符号

内码控制器，实际也是一个分频器，一个输出端口输出三位并行信号作为内码产生器的地址控制端(选择输入端)，另一输出端作为时序产生器的控制端。内码控制器对内码产生器的控制功能表如下。

表中的A2、A1、A0分别表示内码控制器的二进制分频器的8、4、2分频信号。内码产生器应循环并依次输出从“000”、“001’’一直到“111”。这样，内码发生器每个时钟节拍，输出一位码，通过输出电路送到合路信道上，最终形成一路串行码流。

时序信号产生器

时序信号产生器建模符号如图所示。其功能是产生四路时序信号。图中，B 为输入时钟信号；S3～S0为四路时序信号。

图4-8 时序产生器建模符号

时序产生器可产生脉宽为8个时钟周期的四路时序信号。具体实现是：将内码控制器的二分频端(即128kHz时钟输出端)通过一个32分频器，其二分频和四分频输出端作为2／4译码器的控制端，2，4译码器的四个输出端，在经过反相器后，便得出本设计所要求的四路时序。译码器的建模流程图如下。

图4-9 译码器的VHDL建模流程图

输出模块

建模符号如图所示。它由一个4与门和一个D触发器构成。其中4与门具有将四路在时序上独立的分路数据信号进行合路的功能；D触发器的作用是对合路信号进行整形，避免输出信号波形出现冒险现象（毛刺）。

图4-10输出模块的建模符号

课题五 2ASK 数字信号频带传输系统的设计与建模

ASK 调制建模原理

ASK 调制的建模方框图和VHDL 建模符号如图5-1和图5-2所示，图中没有包含模拟电路部分，输出信号为数字信号。

建模思想：（1）采用数字载波信号：数字载波信号产生的方法既可以从外部输入，也可以通过高频时钟信号分频得到；（2）采用键控法调制：数字基带信号作为键控信号控制与门来完成ASK 调制；（3）数字载波调制的ASK 信号可经过外接滤波器转换成模拟形式的信号输出。

因为采用数字载波调制的ASK 信号是数字信号，含丰富的高频成分，所以经过一个带通滤波器或低通滤波器后，将减少高频成分，输出的信号接近模拟载波调制。

本课题的侧重点放在可数字化处理部分。

图5-1 ASK 调制的建模方框图

图5-2 ASK 调制电路的VHDL 建模符号

ASK 解调建模原理

ASK 解调方框图和建模符号如图所示，图中没有包含模拟电路部分，调制信号为数字信号形式。 本页已使用福昕阅读器进行编辑。福昕软件（Ｃ）２００５－２００９，版权所有，仅供试用。

图5-3 ASK解调方框图

图5-4 ASK解调的VHDL建模符号

建模思想：

（1）首先考虑输入信号

根据ASK信号的相干解调原理，解调器的输入信号应包括收端的本地同步载波、ASK信号，但考虑到本课题采用的目标器件为CPLD/PFGA器件，因而解调器也应采用数字载波。

得到数字载波的一种方法是：从ASK信号中应用模拟滤波或模拟锁相环提取模拟载波信号后，进行放大整形，得到与发端同步的数字载波；另一种方法是：采用数字锁相环法提取载波。

为了重点说明ASK信号的解调的建模与VHDL程序设计，本课题不对载波信号的提取做研究。另外，为了模型设计方便，采用外时钟输入，控制分频器，得到数字载波，并假设时钟信号与发端时钟同步且ASK信号为数字信号。

（2）解调器的建模设计

解调器包括分频器、计数器、寄存器和判决器等。分频器的功能是对时钟信号进行分频得到与发端相同的数字载波信号；寄存器的功能是在时钟的上升沿到来时把数字ASK信号存入寄存器XX；计数器的功能是利用分频器输出的载波信号作为计数器的时钟信号，在其上升沿到来时，对寄存器中的ASK载波个数进行计数，当计数值m>3时，输出为“1”，否则为“0”；判决器的功能是：以数字载波作为判决时钟，对计数器输出信号进行抽样判决，并输出解调后的基带信号。

课题六 2FSK 数字信号频带传输系统的设计与建模

FSK 信号的产生

FSK 信号的产生有两种方法：直接调频法和频率键控法。

频率键控法也称频率选择法，实现原理框图如图6-1，它有两个独立的振荡器，数字基带信号控制转换开关，选择不同频率的高频振荡信号实现FSK 调制。

图6-1 频率键控法的原理框图

下图是利用两个独立分频器，以频率键控法来实现FSK 调制的原理电路图。图中，与非门3和4起到了转换开关的作用。当数字基带信号为“1”时，与非门4打开，1f 输出，当数字基带信号为“0”时，与非门3打开，2f 输出，从而实现了FSK 调制。

图6-2利用独立分频器的键控法实现FSK 调制

频率键控法也常常利用数字基带信号去控制可变分频器的分频比来改变输出载波频率，从而实现FSK 调制。下图是一个11/13可控分频器原理图。当数字基带信号为“l ”时，第四级双稳态电路输出的反馈脉冲被加到第一级和第二级双稳态电路上，此时分频比为13；当基带信号为“0”时，第四级双稳态电路输出的反馈脉冲被加到第一级和第三级双稳态电路上，分频比变为11。由于分频比的改变，使输出信号频率发生变化，从而实现了FSK 调制。

采用可变分频器产生的FSK 信号相位通常是连续的，因此在基带信息变化时，FSK 信号会出现过渡频率。为减小过渡时间，可变分频器应工作于较高的频率，并在可变分频器后再插入固定分频器，使输出频率满足FSK 信号要求的频率。

图6-3利用可控分频器实现FSK 调制

FSK 调制的建模方框图及电路符号

FSK 调制方框图和调制电路的VHDL 建模符号如下图所示。FSK 调制的核心部分包括分频器、二选一选通开关等。图中的两个分频器分别产生两路数字载波信号；二选一选通开关的作用是：以基带信号作为控制信号，当基带信号为“0”，选通载波1f ；当基带信号为“l ”时，选通载波2f 。从选通开关输出的信号就是数字FSK 信号。图中没有包含模拟电路部分，调制信号为数字信号。

图6-4 FSK 调制方框图

图6-5 FSK 调制电路的VHDL 建模符号

FSK 解调的建模原理

FSK 解调方框图和FSK 解调电路的VHDL 建模符号如下图所示，该模型与ASK 的解调模型类似，其核心部分由分频器、寄存器、计数器和判决器组成。

图6-6 FSK 解调方框图

图中分频器的分频系数取值对应图6-4中的分频器1和分频器2中较小的分频系数值，也就是说FSK 解调器的分频器输出为较高的那个载波信号。由于1f 和2f 的周期不同，若设1f =22f ，且基带信号电平“1”，对应1f ；基带信号电平“0”对应载波2f ，则图中计数器以1f 为时钟信号，上升沿计数，基带信号“1”码元对应的计数个数为1/1f ，基带信号“0”码元对应的计数个数为21/f 。计数器根据两种不同的计数情况，对应输出“0”和“1”两种电平。判决器以1f 为时钟信号，对计数器输出信号进行抽样判决，并输出基带信号。图中没有包含模拟电路部分，调制信号为数字信号形式。

图6-7 FSK 解调电路的VHDL 建模符号