外延工艺在集成电路制造产业中的应用
外延生长工艺原理10
生长速率与温度的关系 在较高高温下，取决于气体源分子转移到生长层表面
的快慢 质量转移控制。 在较底温度时，取决于生长层表面进行的化学反应速
率 表面反应控制。
外延层中的杂质分布
自掺杂：凡是非反应气体中有意掺入的杂质所引起的对外 延层施加的掺杂
原因： 1、由于外延生长必须在1000度以上的高温下进行的，不 可避免的会存在杂质的热扩散和热迁移 2、由于反应产物氯化氢对衬底的腐蚀，其中的杂质就会 释放进入外延层
反应设备
采用卧室的反应器 由石英反应腔，石墨基座，高频感应 加热系统等
反应流程
装片 通氢气清除石英管内中空气 升温，一般为1100－1200℃ 通氢气消除表面氧化层或HCl去除表面损伤层。 去除HCl和杂质 通氢气及掺杂源，获得经过掺杂的硅层 关闭氢气，恒温数分钟。 缓慢降温，300℃下可以取片
外延技术用于MOS器件集成化可显著提高电路的 速度
提高电阻率可以提高载流子的迁移率，从而增大了MOS 电路的充放电电流，缩短了充放电时间，提高工作速度。 减小MOS器件的电容效应，高电阻率的外延层使器件的 寄生电容，扩散电容均减小，缩短了充放电时间。
可以解决CMOS集成电路的闭锁效应
CMOS闭术的灵活性由利于提高IC集成度 实现隔离技术：由于在进行隔离墙扩散时，横向扩散与纵 向扩散的距离几乎相等，如果外延层较厚，相应的增加了 横向扩散的距离，降低了集成度。
有利于提高少子寿命，降低IC存储单元的漏电流 集成电路的有源区在高温的条件下常会诱生处大量的热缺 陷和微缺陷 ，这些缺陷加速了金属杂质的扩散，杂质与 微缺陷相互作用，导致漏电流增大，发生低击穿现象，功 耗增大，成品率降低。
采用RF射频加热的理由：
1、升温速度快，降温速度快 2、温度稳定性好
外延工艺
二.硅气相外延工艺
1. 外延原理
氢还原反应
SiCl4 2H2 Si 4HCl
1000 C
SiCl4 Si(固) 2SiCl2
硅烷热分解
SiH4 Si 2H 2
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600 C
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2. 生长速率
影响外延生长速率的主要因素：
外延工艺
§1 外延工艺
一.外延工艺概述
定义:外延(epitaxy)是在单晶衬底上生长
一层单晶膜的技术。新生单晶层按衬底 晶相延伸生长，并称此为外延层。长了 外延层的衬底称为外延片。
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CVD:Chemical Vapor Deposition
晶体结构良好
掺入的杂质浓度易控制 可形成接近突变p—n结
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同型杂质
异型杂质
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四. 外延层中的缺陷与检测
1. 缺陷种类:
a.存在于衬底中并连续延伸到外延层中的位错; b .衬底表面的析出杂质或残留的氧化物，吸附 的碳氧化物导致的层错； c . 外延工艺引起的外延层中析出杂质； d .与工艺或与表面加工(抛光面划痕、损伤), 碳沾污等有关，形成的表面锥体缺陷(如角锥 体、圆锥体、三棱锥体、小丘)； e . 衬底堆垛层错的延伸;
外延层和衬底中不同类型的掺杂形成的
p--n结，它不是通过杂质补偿作用形成的， 其杂质分布可接近理想的突变结。
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外延改善NMOS存储器电路特性
(1)提高器件的抗软误差能力
(2) 采用低阻上外延高阻层，可降低源、
3外延工艺
异质外延衬底和外延层的材料不同，晶体结构和晶格常数 不可能完全匹配。外延生长工艺不同，在外延界面会出现 两种情况——应力释放带来界面缺陷，或者在外延层很薄 时出现赝晶（pseudomorphic）
异质外延生长工艺的两种类型
晶格失配 lattice mismatch
失配率： f = a − a' 100% a'
2.2 气相外延原理
以硅烷为源进行外延 SiH4气体被通入反应器,气相输运 到达硅衬底，射频加热器
直接给基座加热，基座上的衬底温度高， 硅烷就在衬底表 面分解出硅，硅 原子规则排列为外延层 将外延过程分解为气相质量传递和表面外延两个过程来具 体分析。
主观题 10分
分析下图气相外延设备中温度，反应气体浓度以 及气体流速沿水平和垂直方向的变化趋势
• 其中：a外延层晶格参数（热膨胀系数或 者晶格常数）； a′衬底晶格参数。有热膨 胀失配系数和晶格常数失配率。
热失配影响 单晶薄膜物 理和电学性 质
晶格失配导致 外延膜中缺陷 密度非常高
外延特点
• 外延生长时掺入杂质的类型、浓度都可 以与衬底不同，增加了微电子器件和电 路工艺的灵活性。
• 多次外延工艺得到多层不同掺杂类型、 不同杂质含量、不同厚度，甚至不同材 料的外延层。
作答
异质外延的相容性 1. 衬底与外延层不发生化学反应，不发
生大量的溶解现象； 2.衬底与外延层热力学参数相匹配，即热
膨胀系数接近。以避免外延层由生长温度冷却至 室温时，产生残余热应力，界面位错，甚至外延 层破裂。
3.衬底与外延层晶格参数相匹配，即晶体 结构，晶格常数接近，以避免晶格参数不匹配引 起的外延层与衬底接触的界面晶格缺陷多和应力 大的现象。
输出 PNP
外延工艺简介
6
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掺杂浓度(原子/cm3)
掺杂浓度
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1018 1017
B2H6 PH3 AsH3
1016
1100 1200
1300 T(℃)
(图1) 硅外延中掺杂剂的掺入系数 与生长温度就之间的函数
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面化学反应控制两个区域.但杂质源和硅源的化学动力学不同,情 况
更为复杂。杂质的掺入效率不但依赖于生长温度,同时每种掺杂剂 都有其自身的特征。一般情况下,硅的生长速率相对稳定。硼的掺 入量随生长温度上升而增加，而磷和砷却随生长温度的生长温度
的上升而下降(见图1)。
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一丝不苟的工作态度、质量意识和安全意识。
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什么叫外延？
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热情
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外延Epitaxy这个词来源于希腊字epi,意思是“…之上”。这样选定的 词对外延提供了一个恰当的描写。一个含有硅原子的气体以适当的方式通 过衬底，自反应剂分子释放出的原子在衬底上运动直到它们到达适当的位 置，并成为生长源的一部分，在适当的条件下就得到单一的晶向。所得到 的外延层精确地为单晶衬底的延续。
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集成电路的发展与应用
中国集成电路产业变革在即
五、总结
中国集成电路发展未来趋势
就目前而言，我国的集成电路技术与国际的先进水平仍有较大差距，无法提供高质量高水平的产品，在国际市场的竞争 中也常常处于劣势。幸运的是，由于国家的重视与大力支持，我国创新水平提升、相关产业链逐步完善，我国的集成电 路产业已经得到快速发展，并取得一定的成果。不过随着技术的发展与社会的进步，我国的集成电路产业也面临着越来 越多的挑战。
集成电 路在生 活上的 应用
集成电路在生活上的应用
伴随着现代社会节奏的加快，外界娱乐费 用的增涨，电视传播的普及，已经为人们 呆在家中提供了充足的理由和条件，足不 出户却可以感受社会交谈带来的人际交际 感觉。电视在不断发展，从黑白到彩电， 从液晶到曲面都离不开支持它的集成电路， 集成电路的体积在越变越小，电视的功能 也越来越丰富。
史
随着我国经济的发展和对集成 电路的重视程度的提高，我国
集成电路事业也会有更大的发
展。
中国的集成电路产业起步于20世纪 60年代中期
1986年，电子部提出“七五”期 间，我国集成电路技术“531” 发展战略，即推进5微米技术， 开发3微米技术，进行1微米技术 科技攻关；
在2003年，中国半导体占世界 半导体销售额的9%，电子市场 达到860亿美元，中国成为世 界第二大半导体市场，中国中 高技术产品的需求将成为国民 经济新的增长动力。
寿泛命的短使、用电。源虽利然用晶效体率管低的、功结能构比脆电弱子而管且大
需了要很高多压，电但源由的于缺电点子，信很息快技就术不的适发合展发，展晶
集成电路制造工艺原理-《集成电路制造工艺原理》
《集成电路制造工艺原理》课程教学教案山东大学信息科学与工程学院电子科学与技术教研室(微电)张新课程总体介绍：1．课程性质及开课时间：本课程为电子科学与技术专业（微电子技术方向和光电子技术方向）的专业选修课。
本课程是半导体集成电路、晶体管原理与设计和光集成电路等课程的前修课程。
本课程开课时间暂定在第五学期。
2．参考教材：《半导体器件工艺原理》国防工业出版社华中工学院、西北电讯工程学院合编《半导体器件工艺原理》（上、下册）国防工业出版社成都电讯工程学院编著《半导体器件工艺原理》上海科技出版社《半导体器件制造工艺》上海科技出版社《集成电路制造技术-原理与实践》电子工业出版社《超大规模集成电路技术基础》电子工业出版社《超大规模集成电路工艺原理-硅和砷化镓》电子工业出版社3．目前实际教学学时数：课内课时54学时4．教学内容简介：本课程主要介绍了以硅外延平面工艺为基础的，与微电子技术相关的器件（硅器件）、集成电路（硅集成电路）的制造工艺原理和技术；介绍了与光电子技术相关的器件（发光器件和激光器件）、集成电路（光集成电路）的制造工艺原理，主要介绍了最典型的化合物半导体砷化镓材料以及与光器件和光集成电路制造相关的工艺原理和技术。
5．教学课时安排：(按54学时)课程介绍及绪论2学时第一章衬底材料及衬底制备6学时第二章外延工艺8学时第三章氧化工艺7学时第四章掺杂工艺12学时第五章光刻工艺3学时第六章制版工艺3学时第七章隔离工艺3学时第八章表面钝化工艺5学时第九章表面内电极与互连3学时第十章器件组装2学时课程教案:课程介绍及序论（ 2学时）内容：课程介绍：1 教学内容1.1与微电子技术相关的器件、集成电路的制造工艺原理1.2 与光电子技术相关的器件、集成电路的制造 1.3 参考教材2教学课时安排3学习要求序论：课程内容：1半导体技术概况1.1 半导体器件制造技术1.1.1 半导体器件制造的工艺设计1.1.2 工艺制造1.1.3 工艺分析1.1.4 质量控制1.2 半导体器件制造的关键问题1.2.1 工艺改革和新工艺的应用1.2.2 环境条件改革和工艺条件优化1.2.3 注重情报和产品结构的及时调整1.2.4 工业化生产2典型硅外延平面器件管芯制造工艺流程及讨论2.1 常规npn外延平面管管芯制造工艺流程2.2 典型 pn隔离集成电路管芯制造工艺流程2.3 两工艺流程的讨论2.3.1 有关说明2.3.2 两工艺流程的区别及原因课程重点：介绍了与电子科学与技术中的两个专业方向（微电子技术方向和光电子技术方向）相关的制造业，指明该制造业是社会的基础工业、是现代化的基础工业，是国家远景规划中置于首位发展的工业。
外延工艺简介
4-5
4″35片 5″24片 6″18片 8″ 8片 4″27片 5″19片 6″10片 4″30片 5″24片 6″14片 8″ 5片 4″35片 5″24片 6″15片 4″32片 5″18片 6″15片
双反应室，升温快，中低 频加热
双反应室，升温快，中频 加热；容易产生滑移线
双反应室，升降温慢，中 频加热；容易产生滑移线
在常规的硅外延工艺过程中，为了保证外延层晶格的完整性
得到良好的均匀性，通常在层流状态质量转移控制范围内生长。
在这种情况下，一般滞留层有几个微米厚。在外延生长前预热，尤其气相抛光。将源自量的衬底杂质存在相对静止的滞留层中，
在外延生长时，重新进入外延层，这是造成自掺杂的主要原因。
（见图３）
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d
外延
衬底
图形漂移不改变外延尺寸
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如果当两条平行台阶沿相反的方向位移时，则外形尺寸将改 变，这叫做图形畸变．
外延生长过程中有时还会发生一个或全部边缘台阶消失的问 题，这种现象叫图形消失．
图形漂移、图形畸变和图形消失强烈地取决于衬底的晶向和 生长参数。这些生长参数包括生长压力、温度、硅源气体和生 长速率。
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外延设备及所用的气体：
化学气相外延生长使用的设备装置通常称谓外延生长反应炉。一般主 要由气相控制系统、电子控制系统、反应炉主体、排气系统四部分组成。
反应炉炉体它是在高纯石英钟罩中悬挂着一个多边锥状桶式经过特殊 处理的高纯石墨基座。基座上放置硅片，利用红外灯快速均匀加热。九段 温控、中心轴可以旋转，进行严格双密封的耐热防爆结构。 电源系统：独立电源线、3相4线、50Hz、350A 气体控制系统：高精度的质量流量计、传动器气动阀控制，无泄露、耐腐 蚀的EP管、氢（H2）检漏、报警系统 冷却系统：足够的水冷循环系统和风冷循环系统 控制系统：微机程序控制、联锁方法，安全可靠 炉体：石英钟罩、石英环、石英吊杆、护套、双密封泵、高纯石墨基座 温度控制系统：独特的红外灯辐射加热、9段温控，均匀快速加热，可调
ep 半导体工艺
ep 半导体工艺EP半导体工艺半导体工艺是一种涉及到电子元器件制造的工艺过程，它包括了半导体材料的生长、加工、制造和封装等步骤。
EP（epitaxial）半导体工艺则是半导体生产中的一种重要工艺技术，主要用于生长单晶薄膜和改变基片表面特性。
EP半导体工艺在集成电路、光电器件、太阳能电池等领域都有广泛应用，并对提高元器件性能和降低能耗起到了重要作用。
一、EP半导体工艺的原理与流程EP半导体工艺主要涉及到外延生长、制备和后续处理等环节。
外延生长是利用化学气相沉积（CVD）或分子束外延（MBE）等方法，在单晶硅基片上生长具有所需晶体结构和性质的单晶薄膜。
这些薄膜可以是不同材料的复合半导体结构，也可以是单一材料的纯净单晶薄膜。
EP半导体工艺的制备过程通常包括以下几个步骤：基片准备、气相外延生长、沉积参数控制和质量检测。
首先，需要对硅基片进行表面处理，以保证薄膜在生长过程中的结晶质量。
接着，将基片放入反应腔体中，并通过加热和喷射反应气体来使薄膜逐渐生长。
同时，对反应气体的流量、温度和压力等参数进行精确控制，以实现所需薄膜的生长。
最后，对生长完毕的薄膜进行一系列的质量检测，如表面平整度、晶格缺陷和电学性能等。
二、EP半导体工艺的应用领域1. 集成电路制造EP半导体工艺在集成电路（Integrated Circuit, IC）的制造过程中发挥着至关重要的作用。
通过EP工艺，可以在硅基片上生长出镀层、上层电极和保护膜等多种组份，从而构成复杂的电路结构。
这不仅可以提高集成电路的密度与性能，还可以降低功耗和尺寸。
2. 光电器件制造EP半导体工艺也广泛应用于光电器件的生产中，如光电二极管（Photodiode）、光电导（Phototransistor）和激光器（Laser）等。
通过利用外延生长技术，可以在硅基片上生长出具有特定光电特性的材料，从而制造出高效的光电器件。
这对于光通信、光传感和光储存等领域的发展都具有重要意义。
3外延工艺
工艺
作用是将硅基片表面残存的氧化物（SiOx） 以及晶格不完整的硅腐蚀去掉，露出新鲜
• 外和而有且延完使整生晶衬底格长的硅工硅和表艺面外延，流利层程于硅硅之：外间延键合成良好核，，
避N免2衬预底冲硅洗表面→缺H陷2向预外冲延层洗中→延升伸。温至850℃→ 升温至1170℃→HCl排空→HCl抛光 →H2冲洗附面层→外延生长（通入反应 剂及掺杂剂）→H2冲洗1170℃→降温 →N2冲洗
SOI技术
1. 20世纪80年代，SOS集成电路价格昂贵，并不适合普及民用，所以研究人员利用在衬底和表面硅薄层 之间嵌入一层绝缘层材料，研发出新的绝缘体上硅（SOI）材料，SOI材料的结构是表面硅薄层–二氧 化硅绝缘层材料–硅衬底，集成电路制造在表面硅薄层。
2. 无论是一般的硅衬底晶圆还是SOS晶圆，都是在底部单晶上生长出来的，但是在氧化物上是没有办法 生长出单晶的，业界制造SOI晶圆的方法都是利用嵌入或者键和的方法形成埋层氧化物隔离顶层硅薄膜 层和硅衬底。
PMOS
n+
PW
n+
p+
NW
p+
P-sub
• SOI和体硅在电路结构上的主要差别在于：
硅基器件或电路制作在外延层上，器件和衬底直 接产生电连接，高低压单元之间、有源层和衬底 层之间的隔离通过反偏PN结完成，而SOI电路的 有源层、衬底、高低压单元之间都通过绝缘层完 全隔开，各部分的电气连接被完全消除。
• 与先前描述的单晶生长不同在于外延生长温度 低于熔点许多
• 外延是在晶体上生长晶体，生长出的晶体的晶 向与衬底晶向相同，掺杂类型、电阻率可不同。 n/n+，n/p，GaAs/Si。
1.2 外延工艺种类
气相外延工艺成熟，可很好
外延工艺简介
低流速可以产生较差的均匀性。
1000 1100 1200
图2
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为了使半导体器件得到所需要求的电参数，用P型或N型杂质对
外延层进行掺杂是必要的。器件的效果取决于掺杂浓度的准确控
制和掺杂剂浓度沿外延层的纵向分布。
外延层中的杂质原子是在生长过程中被结合到外延层的晶格
中。杂质的沉淀过程与外延生长过程相似，也存在质量传输和表
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外延工艺在集成电路制造产业中的应用
外延(Epitaxy, 简称Epi)工艺是指在单晶衬底上生长一层跟衬
底具有相同晶格排列的单晶材料，外延层能够是同质外延层
(Si/Si)，也能够是异质外延层(SiGe/Si 或SiC/Si等)；同样实
现外延生长也有专门多方法，包括分子束外延(MBE)，超高真空
化学气相沉积(UHV/CVD)，常压及减压外延(ATM & RP Epi)等等。
本文仅介绍广泛应用于半导体集成电路生产中衬底为硅材料的
硅(Si)和锗硅(SiGe)外延工艺。
依照生长方法能够将外延工艺分为两大类(表1)：全外延
(Blanket Epi)和选择性外延(Selective Epi, 简称SEG)。工艺
气体中常用三种含硅气体源：硅烷(SiH4)，二氯硅烷(SiH2Cl2,
简称DCS) 和三氯硅烷(SiHCl3, 简称TCS)；某些专门外延工艺
中还要用到含Ge和C的气体锗烷(GeH4)和甲基硅烷(SiH3CH3)；
选择性外延工艺中还需要用到刻蚀性气体氯化氢(HCl)，反应中
的载气一般选用氢气(H2)。
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外延选择性的实现一般通过调节外延沉积和原位(in-situ)刻蚀
的相对速率大小来实现，所用气体一般为含氯(Cl)的硅源气体
DCS，利用反应中Cl原子在硅表面的吸附小于氧化物或者氮化物
来实现外延生长的选择性；由于SiH4不含Cl原子而且活化能低，
一般仅应用于低温全外延工艺；而另外一种常用硅源TCS蒸气压
低，在常温下呈液态，需要通过H2鼓泡来导入反应腔，但价格
相对廉价，常利用其快速的生长率（可达到5 um/min）来生长
比较厚的硅外延层，这在硅外延片生产中得到了广泛的应用。IV
族元素中Ge的晶格常数(5.646A与Si的晶格常数(5.431A差不
最小，这使得SiGe与Si工艺易集成。在单晶Si中引入Ge形成
的SiGe单晶层能够降低带隙宽度，增大晶体管的特征截止频率
fT(cut-off frequency)，这使得它在无线及光通信高频器件方
面应用十分广泛；另外在先进的CMOS集成电路工艺中还会利用
Ge跟Si的晶格常数失配(4%)引入的晶格应力来提高电子或者空
穴的迁移率(mobility)，从而增大器件的工作饱和电流以及响应
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速度，这正成为各国半导体集成电路工艺研究中的热点。由于本
征硅的导电性能专门差，其电阻率一般在200ohm-cm以上，通常
在外延生长的同时还需要掺入杂质气体(dopant)来满足一定的
器件电学性能。杂质气体能够分为N型和P型两类：常用N型杂
质气体包括磷烷(PH3)和砷烷(AsH3)，而P型则要紧是硼烷
(B2H6)。
硅及锗硅外延工艺在现代集成电路制造中应用十分广泛，概括起
来要紧包括：
1．硅衬底外延：硅片制造中为了提高硅片的品质通常在硅片上
外延一层纯净度更高的本征硅；或者在高搀杂硅衬底上生长外延
层以防止器件的闩锁（latch up）效应。
2．异质结双极晶体管（Hetero-junction Bipolar Transistor,
简称HBT)基区(base)异质结SiGe外延(图1)：其原理是在基区
掺入Ge组分，通过减小能带宽度,从而使基区少子从发射区到基
区跨越的势垒高度降低，从而提高发射效率γ, 因而，专门大
程度上提高了电流放大系数β。在满足一定的放大系数的前提
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下，基区能够重掺杂，同时能够做得较薄，如此就减少了载流子
的基区渡越时刻，从而提高器件的截止频率fT (Cut-Off
Frequency)，这正是异质结在超高速，超高频器件中的优势所在。
3．CMOS源(source)漏(drain)区选择性Si/SiGe外延：进入90nm
工艺时代后，随着集成电路器件尺寸的大幅度减小，源漏极的结
深越来越浅，需要采纳选择性外延技术 (SEG)以增厚源漏极
(elevated source/drain)来作为后续硅化(silicide)反应的牺
牲层(sacrificial layer) (图2)，从而降低串联电阻，有报道
称这项技术导致了饱和电流(Idsat)有15％的增加。
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而关于正在研发中的65/45nm技术工艺，有人采纳对PMOS源漏
极刻蚀后外延SiGe层来引入对沟道的压应力(compressive
stress) (图3)，以提高空穴(hole)的迁移率(mobility)，据报
道称实现了饱和电流(Idsat)35％的增加。
应变硅(strain silicon)外延：在松弛(relaxed)的SiGe层上面
外延一层单晶Si，由于Si跟SiGe晶格常数失配而导致Si单晶
层受到下面SiGe层的拉伸应力(tensile stress)而使得电子的
迁移率(mobility)得到提升(图4)，这就使得NMOS在保持器件
尺寸不变的情况下饱和电流(Idsat)得到增大，而Idsat的增大
意味着器件响应速度的提高，这项技术正成为各国研究热点。
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一般而言，一项完整的外延工艺包括3个环节：
首先，依照需要实现的工艺结果对硅片进行预处理，包括去除表
面的自然氧化层及硅片表面的杂质，关于重搀杂衬底硅片则必须
考虑是否需要背封(backseal)以减少后续外延生长过程中的自
搀杂。
然后在外延工艺过程中需要对程式进行优化，现在先进的外延设
备一般为单片反应腔，能在100秒之内将硅片加热到1100℃以
上，利用先进的温度探测装置能将工艺温度偏差操纵在2度以
内，反应气体则可通过质量流量计(MFC)来使得流量得到精准操
纵。在进行外延沉积之前一般都需要H2烘烤(bake)这一步，其
目的在于原位(in-situ)去除硅片表面的自然氧化层和其他杂
质，为后续的外延沉积预备出洁净的硅表面状态。
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最后在外延工艺完成以后需要对性能指标进行评估，简单的性能
指标包括外延层厚度和电特性参数, 片内厚度及电特性均匀度
(uniformity)，片与片间的重复性(repeatability)，杂质颗粒
(particle)数目以及污染(contamination)；在工业生产中经常
要求片内膜厚及电性的均匀度<1.5%(1σ)，对硅片厂家来讲经常
还要考查外延层的扩展电阻率曲线(SRP)以确定是否有污染存在
及污染物杂质的量。特不地，关于SiGe工艺我们经常还需要测
量Ge的含量及其深度分布，关于有搀杂的工艺我们还需要明白
搀杂原子的含量及深度分布。另外晶格缺陷(defect)也是我们必
须考虑的问题，一般而言，常常出现的有四种缺陷，包括薄雾
(haze)，滑移线(slip line), 堆跺层错(stacking fault) 和穿
刺(spike)，这些缺陷的存在对器件性能有专门大阻碍，能够导
致器件漏电流增大甚至器件完全失效而成为致命缺陷(killer
effect)。一般来讲消除这些缺陷的方法是检查反应腔体漏率是
否足够低(<1mTorr/min)，片内工艺温度分布是否均匀，承载硅
片的基座或预备的硅片表面是否洁净、平坦等。
通过外延层性能指标检测以后我们还需要对外延工艺进一步优
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化，以满足特定器件的工艺要求。