集成电路综合课程设计

课程设计 开课学期： 2013-2014学年第一学期 课程名称： 集成电路综合课程设计 学 院： 专 业： 班 级： 学 号： 姓 名： 任课教师：

2013 年 9 月 11 日 一、课程设计目的 ....................................................... 3 二、设计要求 ................................................................ 3 ................................................................................... 3 三、设计基本原理 ........................................................ 3

四、设计设计分析 ........................................................ 4 五，设计实现过程 ........................................................ 5 A.电路设计 ............................................................... 5 B.综合过程 .............................. 错误！未定义书签。 C.结果 ...................................... 错误！未定义书签。

五.总结及感想 ............................. 错误！未定义书签。 附件： ..................................................... 错误！未定义书签。 设计目的 利用verilogHDL设计数字电路异步FIFO,通过对verilogHDL的学习，掌握一些基本的知识，本次课程设计的安排旨在提升学生的动手能力，加强大家对专业理论知识的理解和实际运用，加强大家的自学能力，为大家做毕业设计做很好的铺垫。

设计要求 遵循RTL设计规则，利用VerilogHDL 设计数字电路异步FIFO. 异步FIFO具有读写两个时钟，读时钟100MHz，写时钟50MHz。RTL为可综合设计，需要考虑不同时钟领域的同步设计，具有空满标志产生逻辑，并且根据空满标志进行读写数据及读写使能等逻辑控制。 根据RTL设计，编写验证环境，即testbench，在testbench中测试异步FIFO的读写功能是否正确。异步FIFO写数据由testbench产生。编写一定的测试向量，来测试覆盖所设计的异步FIFO各项功能及指标。 将异步FIFO RTL在DC环境中进行综合，编写约束文件，给出最终的综合结果，包括面积报告，网表及时序报告。约束文件中，读写时钟要求见上，输入延迟为写时钟周期的一半，输出延迟为读时钟周期的1/3,其他约束要求根据RTL设计自己确定。

设计基本原理 从硬件的观点来看，就是一块数据内存。它有两个端口，一个用来写数据，就是将数据存入FIFO；另一个用来读数据，也就是将数据从FIFO当中取出。与FIFO操作相关的有两个指针，写指针指向要写的内存部分，读指针指向要读的内存部分。FIFO控制器通过外部的读写信号控制这两个指针移动，并由此产生FIFO空信号或满信号。 对于异步FIFO而言，数据是由某一个时钟域的控制信号写入FIFO，而由另一个时钟域的控制信号将数据读出FIFO。也就是说，读写指针的变化动作是由不同的时钟产生的。因此，对FIFO空或满的判断是跨时钟域的。如何根据异步的指针信号对FIFO的满状态或空状态进行正确的判断。 设计分析 在数字集成电路中，触发器要满足setup/hold的时间要求。当一个信号被寄存器锁存时，如果信号和时钟之间不满足这个要求，Q端的值是不确定的，并且 在未知的时刻会固定到高电平或低电平。这个过程称为亚稳态（Metastability）。图2所示为异步时钟和亚稳态，图中clka和clkb为异步时 钟。

①对写地址/读地址采用格雷码。由实践可知，同步多个异步输入信号出现亚稳态的概率远远大于同步一个异步信号的概率。对多个触发器的输出所组成的写地址/读地址可以采用格雷码。由于格雷码每次只变化一位，采用格雷码可以有效地减少亚稳态的产生。

2.2 空/满标志的产生 空/满标志的产生FIFO的核心部分。如何正确设计此部分的逻辑，直接影响到FIFO的性能。

空/ 满标志产生的原则是：写满不溢出，读空不多读。即无论在什么进修，都不应出现读写地址同时对一个存储器地址操作的情况。在读写地址相等或相差一个或多个地 址的时候，满标志应该有效，表示此时FIFO已满，外部电路应对FIFO发数据。在满信号有效时写数据，应根据设计的要求，或保持、或抛弃重发。同理，空 标志的产生也是如此，即：

空标志<=(|写地址-读地址|<=预定值)AND（写地址超前读地址） 满标志<=（|写地址-读地址|<=预定值）AND(读地址超前写地址)

设计实现过程

五、设计实现过程 A、电路实现过程

附图 1 由异步FIFO内部模块图和接口信号（附图1）可以知道，因为是两个异步的时钟，所以用锁存器来避免产生亚稳态。为了生成空满标志，我们采用格雷码来编写。我们可以看出FIFO中的读写指针是一个循环指针，读写指针初始化值都为0，满标志初始化为0，空标志初始化值为1.读写操作开始的时候，每做一次写操作，写指针加1，每做一次读操作，读指针也加1,。当读指针在加1过程中与写指针相等的时候，表示缓冲区为空，应置空标志。反之，写指针加1过程中等于读指针，缓冲区满，应置满标志。 经上面的分析，结合格雷码的特点，我们可以将满标志定义如下： overflow=(wptr[n]^rptr[n-1])&~(wptr[n-1]^rptr[n] 我们可以将空标志定义如下： underflow=~(wptr[n]^rptr[n-1]&(wptr[n-1]^rptr[n]) 分析后根据RTL设计的规则来编写代码如下所示： //asyn fifo `timescale 1ns/1ns module fifo ( wdata, full, winc, wclk, wrst_n, rdata, rinc, empty, rclk, rrst_n ); //---------------- parameter WIDTH = 8; parameter DEPTH = 2; parameter max_count = 2'b11; //------------------------- input [WIDTH:0] wdata; input winc; input wclk; input wrst_n; input rinc; input rclk; input rrst_n; //------------------- output full; output [WIDTH:0] rdata; output empty; //--------------------------- reg full_r; reg empty_r; reg [WIDTH:0] rdata_r; //------------------- reg [DEPTH:0] wptr; //n+1 ptr reg [DEPTH:0] rptr; reg [DEPTH:0] w1_rptr; reg [DEPTH:0] w2_rptr; reg [DEPTH:0] r1_wptr; reg [DEPTH:0] r2_wptr; //--------------------------------- reg [(WIDTH-1):0] fifomem [0:max_count]; reg [DEPTH:0] wbin,rbin;

wire [DEPTH:0] rgnext,rbnext,wgnext,wbnext; reg [DEPTH:0] rgnext_r,rbnext_r; wire [(DEPTH-1):0] raddr,waddr; //reg [(DEPTH-1):0] raddr_r; wire full_val,empty_val;

//---------------------/ //write in always@(posedge wclk) begin if(!winc&!full)//write enable no full fifomem[waddr] <= wdata; end //read out always@(posedge rclk) begin if(!rinc&!empty) rdata_r <= fifomem[raddr]; end //------------------------ //asyn write ptr always@(posedge wclk or negedge wrst_n) begin if(!wrst_n) {w2_rptr,w1_rptr} <= 2'b00; else {w2_rptr,w1_rptr} <= {w1_rptr,rptr}; end //----- //generate wptr and wbin always@(posedge wclk or negedge wrst_n) begin if(!wrst_n) {wbin,wptr} <= 2'b00;