北邮电子院专业实验报告
电子工程学院 ASIC专业实验报告
班级： 姓名： 学号： 班内序号： 第一部分 语言级仿真 LAB 1：简单的组合逻辑设计 一、 实验目的 掌握基本组合逻辑电路的实现方法。 二、 实验原理 本实验中描述的是一个可综合的二选一开关，它的功能是当sel = 0时，给出out = a，否则给出结果out = b。在Verilog HDL中，描述组合逻辑时常使用assign结构。equal=(a==b)?1:0是一种在组合逻辑实现分支判断时常用的格式。parameter定义的size参数决定位宽。测试模块用于检测模块设计的是否正确，它给出模块的输入信号，观察模块的内部信号和输出信号。 三、 源代码 mux.v module scale_mux(out,sel,b,a); parameter size=1; output[size-1:0] out; input[size-1:0]b,a; input sel; assign out = (!sel)?a: (sel)?b: {size{1'bx}}; endmodule
mux_test.v `define width 8 `timescale 1 ns/1 ns module mux_test; reg[`width:1]a,b; wire[`width:1]out; reg sel; scale_mux#(`width)m1(.out(out),.sel(sel),.b(b),.a(a)); initial begin $monitor($stime,,"sel=%b a=%b b=%b out=%b",sel,a,b,out); $dumpvars(2,mux_test); sel=0;b={`width{1'b0}};a={`width{1'b1}}; #5sel=0;b={`width{1'b1}};a={`width{1'b0}}; #5sel=1;b={`width{1'b0}};a={`width{1'b1}}; #5sel=1;b={`width{1'b1}};a={`width{1'b0}}; #5 $finish; end endmodule 四、 仿真结果与波形 LAB 2：简单时序逻辑电路的设计 一、 实验目的 掌握基本时序逻辑电路的实现。 二、 实验原理 在Verilog HDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可综合的Verilog HDL模型中，我们常使用always块和@(posedge clk)或@(negedge clk)的结构来表述时序逻辑。 在always块中，被赋值的信号都必须定义为reg型，这是由时序逻辑电路的特点所决定的对于reg型数据，如果未对它进行赋值，仿真工具会认为它是不定态。为了正确地观察到仿真结果，在可综合的模块中我们通常定义一个复位信号rst-，当它为低电平时对电路中的寄存器进行复位。 三、 源代码 counter.v `timescale 1 ns/100 ps module counter(cnt,clk,data,rst_,load); output[4:0]cnt ; input [4:0]data; input clk; input rst_; input load; reg [4:0]cnt; always@(posedge clk or negedge rst_) if(!rst_) #1.2 cnt<=0; else if(load) cnt<=#3 data; else cnt<=#4 cnt + 1; endmodule
counter_test.v `timescale 1 ns/1 ns module counter_test; wire[4:0]cnt; reg [4:0]data; reg rst_; reg load; reg clk;
counter c1 ( .cnt (cnt), .clk (clk), .data(data), .rst_(rst_), .load(load) );
initial begin clk=0; forever begin #10 clk=1'b1; #10 clk=1'b0; end end
initial begin $timeformat(-9,1,"ns",9); $monitor("time=%t,data=%h,clk=%b,rst_=%b,load=%b,cnt=%b", $stime,data,clk,rst_,load,cnt); $dumpvars(2,counter_test); end task expect; input [4:0]expects; if(cnt !==expects)begin $display("At time %t cnt is %b and should be %b", $time,cnt,expects); $display("TEST FAILED"); $finish; end endtask initial begin @(negedge clk) {rst_,load,data}=7'b0_X_XXXXX;@(negedge clk)expect(5'h00); {rst_,load,data}=7'b1_1_11101;@(negedge clk)expect(5'h1D); {rst_,load,data}=7'b1_0_11101; repeat(5)@(negedge clk); expect(5'h02); {rst_,load,data}=7'b1_1_11111;@(negedge clk)expect(5'h1F); {rst_,load,data}=7'b0_X_XXXXX;@(negedge clk)expect(5'h00); $display("TEST PASSED"); $finish; end endmodule 四、 仿真结果与波形 五、 思考题 该电路中，rst-是同步还是异步清零端？ 在counter.v的always块中reset没有等时钟，而是直接清零。所以是异步清零端。 LAB 3：简单时序逻辑电路的设计 一、 实验目的 使用预定义的库元件来设计八位寄存器。 二、 实验原理 八位寄存器中，每一位寄存器由一个二选一MUX和一个触发器dffr组成，当load=1，装载数据；当load=0，寄存器保持。对于处理重复的电路，可用数组条用的方式，使电路描述清晰、简洁。 三、 源代码 clock.v `timescale 1 ns /1 ns module clock(clk); reg clk; output clk; initial begin clk=0; forever begin #10 clk=1'b1; #10 clk=1'b0; end end endmodule
mux及dffr模块调用代码 mux mux7 (.out(n1[7]), .sel(load), .b(data[7]), .a(out[7]) ); dffr dffr7 (.q(out[7]), .d(n1[7]), .clk(clk), .rst_(rst_) ); mux mux6 (.out(n1[6]), .sel(load), .b(data[6]), .a(out[6]) ); dffr dffr6 (.q(out[6]), .d(n1[6]), .clk(clk), .rst_(rst_) ); mux mux5 (.out(n1[5]), .sel(load), .b(data[5]), .a(out[5]) ); dffr dffr5 (.q(out[5]), .d(n1[5]), .clk(clk), .rst_(rst_) ); mux mux4 (.out(n1[4]), .sel(load), .b(data[4]), .a(out[4]) ); dffr dffr4 (.q(out[4]), .d(n1[4]), .clk(clk), .rst_(rst_) );
mux mux3 (.out(n1[3]), .sel(load), .b(data[3]), .a(out[3]) ); dffr dffr3 (.q(out[3]), .d(n1[3]), .clk(clk), .rst_(rst_) ); mux mux2 (.out(n1[2]), .sel(load),
北邮-DSP数字信号处理 实验-实验报告
北京邮电大学电子工程学院电子实验中心<数字信号处理实验>实验报告班级： xxx学院： xxx实验室： xxx 审阅教师：姓名（班内序号）： xxx 学号： xxx 实验时间： xxx评定成绩：目录一、常规实验 (3)实验一常用指令实验 (3)1.试验现象 (3)2.程序代码 (3)3.工作原理 (3)实验二数据储存实验 (4)1.试验现象 (4)2.程序代码 (4)3.工作原理 (4)实验三I/O实验 (5)1.试验现象 (5)2.程序代码 (5)3.工作原理 (5)实验四定时器实验 (5)1.试验现象 (5)2.程序代码 (6)3.工作原理 (9)实验五INT2中断实验 (9)1.试验现象 (9)2.程序代码 (9)3.工作原理 (13)实验六A/D转换实验 (13)1.试验现象 (13)2.程序代码 (14)3.工作原理 (18)实验七D/A转换实验 (19)1.试验现象 (19)2.程序代码 (19)3.工作原理 (37)二、算法实验 (38)实验一快速傅里叶变换（FFT）算法实验 (38)1.试验现象 (38)2.程序代码 (38)3.工作原理 (42)实验二有限冲击响应滤波器（FIR）算法实验 (42)1.试验现象 (42)2.程序代码 (42)3.工作原理 (49)实验三无限冲击响应滤波器（IIR）算法实验 (49)1.试验现象 (49)2.程序代码 (49)3.工作原理 (56)作业设计高通滤波器 (56)1.设计思路 (56)2.程序代码 (57)3.试验现象 (64)一、常规实验实验一常用指令实验1.试验现象可以观察到实验箱CPLD右上方的D3按一定频率闪烁。
2.程序代码.mmregs.global _main_main:stm #3000h,spssbx xf ;将XF置1，D3熄灭call delay ;调用延时子程序,延时rsbx xf ;将XF置0，D3点亮call delay ;调用延时子程序,b _main ;程序跳转到"_MAIN"nopnop;延时子程序delay:stm 270fh,ar3 ;将0x270f(9999)存入ar3loop1:stm 0f9h,ar4 ;将0x0f9(249)存入ar4loop2:banz loop2,*ar4- ;*ar4自减1，不为0时跳到loop2的位置banz loop1,*ar3- ;*ar3自减1，不为0时跳到loop1的位置ret ;可选择延迟的返回nopnop.end3.工作原理主程序循环执行：D3熄灭→延时→D3点亮→延时。
北邮实验报告
北邮实验报告北邮实验报告一、引言北邮实验报告是北邮学子们在学习和科研过程中的重要一环。
通过实验报告，学生们能够将理论知识与实际操作相结合，提高实践能力和科学素养。
本文将探讨北邮实验报告的重要性、写作技巧以及对学生综合能力的培养。
二、北邮实验报告的重要性1. 培养学生的实践能力北邮实验报告是学生进行实验的重要成果之一。
通过实验报告的撰写，学生们能够将实验过程中的观察、实验数据和实验结果进行整理和分析，培养学生的实践能力。
实验报告要求学生具备实验设计、数据处理和结果解读等能力，这些能力对于学生未来的科研和工作都具有重要意义。
2. 提高学生的科学素养实验报告要求学生在撰写过程中对实验原理和相关理论进行理解和运用。
通过对实验原理的学习和实际操作的实践，学生们能够提高科学素养，深化对学科知识的理解和掌握。
实验报告还要求学生进行数据统计和结果分析，这有助于学生培养科学思维和逻辑思维能力。
三、北邮实验报告的写作技巧1. 清晰明了的结构实验报告的写作需要有清晰明了的结构，包括引言、实验目的、实验原理、实验步骤、实验结果和结论等部分。
每个部分要有明确的标题，以便读者能够快速理解报告的内容。
同时，各部分之间要有合理的过渡，使整篇报告具有逻辑性。
2. 简洁准确的语言实验报告要求使用简洁准确的语言进行描述。
学生们应该避免使用过多的修饰词和冗长的句子，以免使读者产生困惑。
同时，学生们要注意使用科技词汇和专业术语，以确保报告的准确性和专业性。
3. 数据处理和结果分析实验报告的数据处理和结果分析是重要的部分。
学生们应该学会使用合适的统计方法对实验数据进行处理，并能够对结果进行合理解释。
在结果分析中，学生们可以对实验结果和理论知识进行对比和讨论，以展示对学科知识的理解和运用能力。
四、北邮实验报告对学生综合能力的培养1. 科研能力的培养北邮实验报告要求学生进行实验设计和实验操作，培养学生的科研能力。
通过实验报告的撰写，学生们能够学会科学地制定实验方案，独立完成实验操作，并对实验结果进行分析和总结。
北邮电子电路简易晶体管图示仪报告
电子电路综合实验报告课题名称：简易晶体管图示仪的设计与实现专业：信息工程班级：学号：姓名：班内序号：指导老师：张君毅课题名称：简易晶体管图示仪的设计与实现一、摘要本报告主要介绍了通过主要通过数字器件实现的简易晶体管图示仪的设计方法与实现过程。
并且分模块给出了仿真框图以及仿真的结果。
给出了示波器上的一些实验数据，并且总结了在实验过程中遇到的问题以及解决的方法。
二、关键词方波，三角波，阶梯波，输出特性曲线三、设计任务要求1、基本要求：①设计一个阶梯波发生器， f≥500Hz ，Uopp≥3V ，阶数 N=6；。
②设计一个三角波发生器，三角波Vopp≥2V；③设计保护电路，实现对三极管输出特性的测试；2、提高要求：①可以识别NPN，PNP 管，并正确测试不同性质三极管；②设计阶数可调的阶梯波发生器。
四、设计思路本试验要求用示波器稳定显示晶体管输出特性曲线。
我的设计思路是先用NE555时基振荡器产生符合条件的方波。
然后将产生的方波一方面作为计数器74LS169的时钟信号，74LS169是模16的同步二进制计数器，可以通过四位二进制输出来计时钟沿的个数，实验中利用它的三位输出为多路开关CD4051提供地址。
CD4051是一个数据选择器，根据16进制计数器74LS169给出的地址进行选择性的输出，来输出阶梯波，接入基极。
另一方面将方波输入双运放LF353，第一级运放作为积分器产生三角波，第二级运放作为放大器产生符合条件的三角波，最后将符合要求的三角波作为集电极输入到三极管集电极，通过示波器如图连接即可观察到输出特性曲线五、分块电路和总体设计5.1：通过NE555产生方波，电路图如下：仿真阶梯波效果图：5.2：阶梯波的产生利用74LS169N和CD4051实现阶梯波的产生。
将产生的方波输入74LS169N中，让其统计时钟沿个数，作为地址输入到CD4051，然后作为译码器产生阶梯波电路图如下，因为multisim没有CD4051所以用ADG508来代替阶梯波波形：5.3：方波的产生将产生的方波输入双运算放大器LF353中，利用其第一个运放作为积分器产生三角波，利用第二级运放作为放大器，产生符合要求的三角波：电路图：波形图：5.4：晶体管输出特性曲线的显示晶体管的输出特性曲线指在基级输入电流Ib一定的时候，Ic和Uce的关系。
北邮ASIC实验报告 3
北京邮电大学ASIC原理课程实验实验报告设计要求：（3,1,8）卷积码编码器学院：电子工程学院专业：电子信息科学与技术班级：学号：姓名：2013年6月20日一、设计要求）卷积码编码器，并对其进行仿真。
3,1,8verilog语言编写一个（运用二、卷积码编码器原理卷积码拥有良好的纠错性能，是一种被广泛应用于移动通信的信道编码系统。
一个（n,k,m）卷积码编码器由k个输入，具有m阶存储的n个输出的线形时序电路实现。
通常，n和k是较小的整数，且k＜n，但m比较大。
当k＝1时，信息序列不再分成小块，以便可以连续处理。
卷积码（n,k,m）表示码率R＝k/n，编码器级数m＝s－1，其中s是码约束长度。
反向CDMA信道使用（3，1，8）卷积码，码率R＝1/3,约束长度为9，由于k ＝1，n＝3，m＝8，则该卷积编码器包含单个输入端，一个8级移位寄存器，三个模2加法器和一个3向编码器输出的连续转向器。
编码器每输入一位信息比特将产生三位编码输出。
这些编码符号中，第一个输出符号G0是生成序列g1⑴编码产生的符号，第二个输出符号G1是由生成序列g1⑵编码产生的符号，最⑶编码产生的符号，如下图所示。
是由生成序列g1后一个输出符号G2该电路由一个八位寄存器、三个码生成逻辑、一个时隙发生器和一个四选一由时隙发clk1C[1:0]和G1G0、和G2，码选择信号mux复用器构成。
的输入为Yout。
生器产生，输出信号即为整个电路的输出时，电路清零。
，异步清零信号置为0rst=0卷积编码器的初始状态用rst，初始状态之后输出的第一个编码符号由生成0卷积编码器的初始状态全为⑵，）g1101101111=g1g1序列⑴编码产生。
这里，三个生成序列分别为⑴（。
=(111001001)⑶=(110110011), g1．即三个生成多项式分别为：C0＝1+X+X2+X3+X5+X6+X8 (557)C1＝1+X+X4+X5+X7+X8 (663)C2＝1+X3+X6+X7+X8 (711)三、实验设计与实现根据以上实验要求，我们首先设想了分为几个模块，然后将各个模块进行整合实现编码器的功能，根据我们的设想编写相应的verilog程序，进行调试、实现。
北京邮电大学数字电路与逻辑设计实验报告.
北京邮电大学数字电路与逻辑设计实验报告学院：xxxx学院姓名：xxx班级：xxxxxxxxxx128学号：xxxxxxxxxx实验一Quartus II原理图输入法设计与实现一、实验目的（1）熟悉用Quartus II原理图输入法进行电路设计和仿真；（2）掌握Quartus II图形模块单元的生成与调用；（3）熟悉实验板的使用。
二、实验所用仪器及元器件（1）计算机；（2）直流稳压电源；（3）数字系统与逻辑设计实验开发板。
三、实验任务要求（1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
（2）用实验（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
（3）用3线-8线译码器（74LS138）和逻辑门设计实现函数，仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
四、实验原理图及仿真波形图228328（1）半加器【实验原理图】【仿真波形图】【仿真波形图分析】由波形图可以看出，真值表如下：a b so co 000001101010111由此可得，，满足半加器的设计要求。
（2）全加器428【实验原理图】【仿真波形图】【仿真波形图分析】由波形图可以看出真值表如下：ain bin cin sum cout 00000001100101001101100101115281100111111用分别表示信号ain 、bin 、cin 、sum 和cout ，则可得逻辑表达式为满足全加器的设计要求。
（3）3线-8线译码器实现函数【实验原理图】【仿真波形图】【仿真波形图分析】由波形图可得真值表如下：A B C F00010011010101101000101011001111则逻辑表达式为。
实验二用VHDL设计与实现组合逻辑电路一、实验目的（1）熟悉用VHDL语言设计组合逻辑电路的方法；（2）熟悉用Quartus II文本输入法进行电路设计；（3）熟悉不同的编码及其之间的转换。
北邮数电实验电子沙漏实验报告
数字电路与逻辑设计实验报告选题：电子沙漏的设计与实现班级：学号：姓名：序号：2014年11月12日一、任务要求：1、相关知识：沙漏是一种古老的计时工具，也是一种玩具。
电子沙漏用发光二极管表示沙粒，模拟沙漏的运动过程。
电子沙漏会像真正的沙漏一样，上部的沙粒（点亮的发光二极管）一粒一粒往下掉，下部的沙粒一粒一粒堆起来。
在结构上，两组各 16 个发光二极管分别排列成为两个三角形，如图1所示。
其中：VD0 ～VD15 位于上部，排列成倒三角形；VD0' ～VD15' 位于下部，排列成正三角形。
两个三角形的顶尖相对，组成沙漏形状。
当上部有一个发光二极管熄灭时，相应地下部就有一个发光二极管点亮，模拟了沙粒的运动。
2、基本要求：①采用 8*8 双色点阵显示电子沙漏的开机界面，如图2所示。
其中红色LED 代表沙漏的上半部分沙粒VD0～VD15 ，绿色 LED 代表沙漏的下半部分VD0' ～VD15' 。
②用拨码开关 SW1 模拟重力感应器。
当 SW1 为低电平时，沙粒从VD0 ～VD15 向 VD0' ～VD15' 移动；当 SW1 为高电平时，沙粒从 VD0'～ VD15' 向 VD0～ VD15 移动。
③按键 BTN0 作为计时启动停止按键，启动后沙粒即可按照SW1 设定的方向移动，以 SW1 为低电平时为例，LED 移动的顺序与对应关系如图3的 1～16 所示（若 SW1 为高电平，则点阵显示移动顺序为16 ～1）。
每颗沙粒的移动时间为 1 秒，当移动到图 3 的 16 时，若 SW1 仍为低电平，则保持沙粒不动，但计时继续，直到 SW1 的电平发生变化或者BTN0 计时停止。
④设计实现一个 60 秒计时器，当按键 BTN0 启动时开始工作，用于在沙粒移动过程中进行计时校准，并用数码管DISP0～DISP1显示计时结果。
3、提高要求：①可以调节控制电子沙漏的流动速度。
北邮数电综合实验报告
北邮数电综合实验报告综合实验报告：基于北邮数电实验的电子门禁系统设计与实现摘要：本次实验通过使用北邮数电实验室提供的器件和设备，设计并实现了一个简易的电子门禁系统。
该系统能够通过输入正确的密码或使用合法的身份卡，实现对门禁的控制和管理。
本文将详细介绍系统设计的原理、实验过程和结果，并对实验进行了总结和评价。
一、引言电子门禁系统是当前社会中广泛应用的一种重要安全保障设施。
它通过使用密码、身份卡等识别方式，对人员出入进行控制和管理。
本实验旨在通过北邮数电实验的学习和实践，学习和掌握电子门禁系统的设计与实现。
二、实验器材与原理实验器材：1.键盘2.蜂鸣器3.LCD显示屏4.数码安全码锁5.单片机开发板6.电源模块7.连线模块实验原理：该电子门禁系统的基本原理如下：1.用户通过键盘输入密码或刷合法的身份卡；2.单片机接收到输入的密码或读取身份卡信息；3.单片机对输入的密码或身份卡信息进行核对；5. 若核对失败，则控制蜂鸣器发出门禁错误提示音，并在LCD显示屏上显示“Access Denied”等拒绝信息。
三、实验过程与结果1.按照实验器材的接线要求，将键盘、蜂鸣器和LCD显示屏与开发板连接好；2.根据实验原理，编写相应的控制程序，并将程序烧录到单片机中；3.打开电源模块，开启电子门禁系统；4.用户通过键盘输入密码或刷合法的身份卡；5.系统接收到用户输入并进行核对；7. 核对失败时，蜂鸣器发出门禁错误提示音，LCD显示屏上显示“Access Denied”等拒绝信息。
实验结果显示，该电子门禁系统能够根据用户输入的密码或身份卡信息，进行核对并作出相应的操作。
当核对成功时，系统会解锁门禁并显示欢迎信息；当核对失败时，系统会发出错误提示并拒绝门禁。
四、实验总结本次实验通过设计和实现基于北邮数电实验的电子门禁系统，使得我们更加深入地了解了电子门禁系统的原理和应用。
通过实验，我们学会了利用键盘、蜂鸣器和LCD显示屏等器材，通过单片机控制，实现了一个简易的电子门禁系统。
北邮cmos实验报告
北京邮电大学模拟CMOS集成电路设计实验报告学院：电子工程学院班级：2013211202学号：姓名:指导老师：韩可目录实验一：共源级放大器性能分析 (4)1.实验目的 (4)2.实验内容 (4)3.实验步骤 (4)4.实验结果 (5)5.实验结果分析 (5)实验二差分放大器设计 (6)1.实验目的 (6)2.差分放大器的设计方法及实验原理 (6)3.实验内容 (6)4.实验步骤 (6)5.实验结果 (7)6.实验结果分析 (8)实验三：电流源负载差分放大器设计 (9)1.实验目的 (9)2.实验原理 (9)3.差分放大器的设计方法 (10)4.实验内容 (10)5.实验步骤 (10)6.实验结果 (11)7.实验结果分析 (12)实验五共源共栅电流镜设计 (13)1.实验目的 (13)2.实验设计题目及要求 (13)3.实验内容 (13)4.实验结果 (17)5.实验结果分析 (18)六．课程设计总结 (19)实验一：共源级放大器性能分析1.实验目的1）掌握synopsys软件启动和电路原理图设计输入方法。
2）掌握使用synopsys电路仿真软件custom designer对原理图进行电路特性仿真。
3）输入共源级放大器电路并对其进行DC、AC分析，绘制曲线。
4）深入理解共源级放大器的工作原理以及mos管参数的改变对放大器性能的影响。
2.实验内容1)启动synopsys,建立库以及Cellview文件2)输入共源级放大器原理图3)设置仿真环境4)仿真并查看仿真结果，绘制曲线3.实验步骤1)建立工作库2)建立单元3)编辑电路：添加元件、添加连线、添加管脚4）仿真：添加仿真库文件，“setup/analyses”添加设置直流静态工作点和交流分析、”simulation/netlist and run”仿真并生成网表,“result/annotate/dc node voltages”在原理图中显示各节点直流电压，选择“Results/plot”,得到坐标曲线。
课程设计实验报告 北邮
课程设计实验报告-----物联网实验学院：电子工程学院班级：2011211204指导老师：赵同刚一．物联网概念物联网是新一代信息技术的重要组成部分。
物联网的英文名称叫“The Internet of things”。
顾名思义，物联网就是“物物相连的互联网”。
这有两层意思：第一，物联网的核心和基础仍然是互联网，是在互联网的基础上延伸和扩展的网络；第二，其用户端延伸和扩展到了任何物体与物体之间，进行信息交换和通信。
因此，物联网的定义是：通过射频识别（RFID）、红外感应器、全球定位系统、激光扫描器等信息传感设备，按约定的协议，把任何物体与互联网相连接，进行信息交换和通信，以实现对物体的智能化识别、定位、跟踪、监控和管理的一种网络。
二．物联网作用现有成熟的主要应用包括：—检测、捕捉和识别人脸，感知人的身份；—分析运动目标（人和物）的行为，防范周界入侵；—感知人的流动，用于客流统计和分析、娱乐场所等公共场合逗留人数预警；—感知人或者物的消失、出现，用于财产保全、可疑遗留物识别等；—感知和捕捉运动中的车牌，用于非法占用公交车道的车辆车牌捕捉；—感知人群聚集状态、驾驶疲劳状态、烟雾现象等各类信息。
三．物联网无线传感（ZigBee）感知系统ZigBee是一种新兴的短距离、低功耗、低数据速率、低成本、低复杂度的无线网络技术。
ZigBee在整个协议栈中处于网络层的位置，其下是由IEEE 802.15.4规范实现PHY（物理层）和MAC（媒体访问控制层），对上ZigBee提供了应用层接口。
ZigBee可以组成星形、网状、树形的网络拓扑，可用于无线传感器网络（WSN）的组网以及其他无线应用。
ZigBee工作于2.4 GHz的免执照频段，可以容纳高达65 000个节点。
这些节点的功耗很低，单靠2节5号电池就可以维持工作6～24个月。
除此之外，它还具有很高的可靠性和安全性。
这些优点使基于ZigBee的WSN广泛应用于工业控制、消费性电子设备、汽车自动化、家庭和楼宇自动化、医用设备控制等。
北邮模拟集成电路设计CMOS实验报告
北邮模拟集成电路设计CMOS实验报告实验名称：CMOS集成电路设计实验一、实验目的：1.理解CMOS集成电路的基本原理和设计方法；2.掌握CMOS逻辑门电路的设计过程；3.学会使用EDA软件进行CMOS集成电路的仿真和布局。
二、实验原理：CMOS逻辑门电路常用的基本逻辑门有与门（AND）、或门（OR）、非门（NOT）和异或门（XOR）等。
通过适当的连接和组合可以实现各种复杂的逻辑功能。
三、实验仪器和材料：1.电脑：用于运行EDA软件进行仿真和布局；2. EDA软件：如Cadence、Virtuoso等。
四、实验步骤：1.设计CMOS逻辑门电路。
a.确定逻辑门的功能要求，选择合适的逻辑门类型；b.根据逻辑门的真值表进行逻辑电路的设计；c.根据逻辑电路设计生成CMOS电路原理图。
2.仿真验证电路功能。
a.在EDA软件中加载CMOS电路原理图；b.设置输入信号，并运行仿真进行波形分析；c.验证逻辑门电路的功能和时序响应。
3.进行电路布局。
a.根据设计要求和布局规范进行电路布局；b.确保电路布局符合工艺和物理约束条件；c.生成电路布局图。
4.查看布局成果。
a.在EDA软件中加载电路布局图；b.观察和分析电路布局的效果和问题；c.对电路布局进行进一步优化和调整。
五、实验结果和分析：在实验中，我们选择设计了一个4输入与门电路。
通过EDA软件仿真，我们可以看到当所有输入均为高电平时，输出才为高电平；否则，输出为低电平。
仿真结果符合与门的逻辑功能要求，说明我们的设计是正确的。
同时，我们也进行了电路的布局，保证了电路的正确性和合理性。
通过查看布局成果，我们发现一些电路单元之间的间距不合适，会造成电路性能的影响。
因此，我们对电路布局进行了调整和优化，使其满足工艺和物理要求。
六、实验总结：通过本次实验，我们深入理解了CMOS集成电路的基本原理和设计方法。
通过搭建CMOS逻辑门电路，我们掌握了逻辑电路的设计过程，并借助EDA软件进行了仿真和布局。