ARM中异常中断处理概述
ARM的七种异常类型
ARM7支持六种操作模式：（1）用户模式（usr）：正常的程序执行状态（2）FIQ模式(fiq)：支持数据传送或通道处理（3）IRQ模式(irq)：用于通用的中断处理（4）管理模式(svc)：用于操作系统的保护模式（5）异常模式(abt)：数据或者指令预取异常时进入（6）无定义模式(und)：当无定义指令被执行时进入（7）软件控制，外部中断，异常处理都可以改变操作模式。
大部分的应用程序在用户模式下执行。
其他模式，比如管理模式，在中断、异常服务、或者访问被保护资源时进入。
ARM 的中央寄存器集是16 个用户寄存器R0 – R15。
这些寄存器均是32 位宽度，R0 – R12 没有其他特殊功能，寄存器R13 – R15在CPU中有特殊功能。
R13被用作栈指针（stack pointer,SP）。
R14被称为链接寄存器（link register, LR），当调用一个函数时返回地址被自动保存到链接寄存器，在函数返回时有效。
这使得快速进入和返回“叶”函数（不调用其他函数的函数）成为可能。
如果函数是分支的一部分（即该函数将调用另一个函数），链接寄存器必须入栈（R13）。
R15 是程序计数器（program counter, PC）。
有趣的是，许多指令也可以在R13 – R15中执行，就像它们是标准的用户寄存器。
ARM中断的问题ARM的七种异常类型－－－－－－－－－1> 复位异常2> 数据访问中止异常3> 快速中断请求异常4> 一般中断请求5> 预取指令异常6> 软件中断异常7> 未定义异常－－－－－－－－－－－－－－－－－－－－－－－－－问题：1> 为什么除了进入复位异常模式外，在别的异常处理模式中都允许FIQ中断？2> 数据访问中止异常的优先级大于 FIQ异常，为什么在数据访问异常处理模式中，还允许 FIQ中断？这样不就成了：在高优先级异常处理中允许低优先级的中断发生？即使这样，因为FIQ中断的优先级 < 数据异常中断优先级，也不会进入 FIQ中断处理程序啊，这样不就更没有用处了？？ARM体系的各种异常的分析（学习日记）- [ARM7TDMI]版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明/logs/10669519.html1.复位异常（1）当内核的nRESET信号被拉低时，ARM处理器放弃正在执行的指令，当nRESET信号再次变高时，ARM处理器进行复位操作；（2）系统复位后，进入管理模式对系统进行初始化，复位后，只有PC（0x00000000）和CPSR （nzcvqIFt_SVC）的值是固定的，另外寄存器的值是随机的。
ARM异常与X86架构中断
2.ARM中，当正常的程序执行流程发生暂时的停止时，称 之为异常。中断包括在异常模式之内。
相同点：
1.ARM异常和X86中断一样，在执行时都会保护现场，在异常或中断 处理完之后会恢复现场，并且多个异常或中断会按照一定的优先级顺 序执行； 2.异常和中断的过程类似（请求、响应、处理、返回）； 3.异常和中断可类似得分为软件和硬件两方面； 4.两者都提高了CPU的工作效率，能实现实时处理和故障处理；
不同点：
1.ARM异常的原因是正在执行的程序的暂停，而X86中断是由异步的 外部事件引起的，前者范围比后者要宽泛； 2.中断可以被屏蔽，而异常需要得到及时响应和处理，通常不能被屏 蔽。
ARM异常处理机制
关键词： ARM；异常处理；异常中断；VIC；SWI
中图分类 号：TP311. 11
文献标识码：A
作为嵌入式系统处理器，为了保证系统的实时 性和程序执行的稳定性，ARM 处理器建立了一套 完整的异常处理机制。ARM 处理器共有 7 种异常
NOP LDR LDR
；保留向量 PC, IRQ_Addr PC, FIQ_Add r
3）将返回地址修正为 PC 4，并保存到相应 的 LR 寄存器中；
4）异常向量地址入 PC，跳转并执行中断服务 程序。
1.2 用户程序中需要关心的问题
1）异常向量的重新定位
收稿日期：2006-01-07
作者简介：李 莉（1974 - ），女，山东青岛人。硕士，讲师。主要研究方向为单片机及嵌入式系统。
快速中断请求 FIQ
FIQ 模式
各异常都有固定的优先级，依次为：复位、数
据中止、FIQ、IRQ、预取指中止、未定义指令和
SWI。由表 1 可知，各异常向量之间只有 4 个字节
的空间，因此通常在向量表中放置跳转指令，程序
如下：
Vectors
LDR LDR LDR LDR LDR
PC , R eset_Addr PC , Undef_Addr PC , SWI_Ad dr PC , PAbt_Addr PC , DAbt_Addr
未定义指令
未定义模式
0x00000 008
软件中断 （SWI）
特权模式
0x00000 00C 预取指中止（从存储器取指出错） 中止模式
0x00000 010 数据中止（数据访问存储器出错） 中止模式
0x00000 014
保留
保留
0x00000 018
嵌入式系统基础第7章中断和异常
为减少延时，ARM在快中断中采取了 两个措施： （1）专门为快中断FIQ设置了一个FIQ模式， 并为这个模式配置了较多的私有寄存器， 从而可使中断服务程序有足够的寄存
器来使用，而不必与被中断服务程序使用 同一组寄存器，这样就免去了因寄存器冲 突而必需的保护及恢复现场工作。
（2）ARM把FIQ的中断向量放在了中断 （异常）向量表末尾0X0000001C处，因此 它后面没有其它中断向量，允许用户将中 断服务车工许程序直接放在这里。
除了外部设备可以发出可以发出中断 请求之后，处理器内部也会有一些事件可 以发出中断请求，例如读取指令出错或在 进行除法运算时除数为零等。为了与外部 事件引起的中断相区别，人们把这种由内 部事件引起的中断叫做异常。
7.1.2
中断请求信号的屏蔽
处理器中用来屏蔽中断的积存器和开 关如下：
1、可屏ห้องสมุดไป่ตู้中断
1、低端和高端向量表
ARM有低端和高端两种向量表，用户可 以根据需要选用其中一种，如下所示：
ARM中断（异常）的各个向量在向量表 中的分配如下：
中断（异常） 复位（RESET） 未定义指令（UNDEF） 向量在低端向量表的地址 0x00000000 0x00000004 向量在高端向量表的地址 0xFFFF0000 0xFFFF0004
一般情况下，这个优先排队机构可能 在处理器中有一套，在中断控制器中也有 一套，甚至在借口电路中也会有一套。
（2）软件实现方法
就是把所有中断源的中断请求信号分 成两路，其中一路经“或”逻辑送到处理 器的中断请求输入端，而另一路则送入中 断接口电路经数据总线送入处理器。
中断源的软件查询法电路的接线如下 图所示：
异常/中断 复位（RESET） 未定义指令（UNDEF） 软中断（SWI） 地址 LR LR 说明 指向未定义指令的下一条指令 指向SWI指令的下一条指令
微处理器9CortexM3异常(中断)处理
Cortex-M3的异常（中断）处理
优先级分组
为了对具有大量中断的系统加强优先级控制，NVIC
支持优先级分组机制。您可以使用应用中断和复位控制寄 存器中的PRIGROUP区来将每个PRI_N中的值分为占先优
先级区和次优先级区。我们将占先优先级称为组优先级。 如果有多个挂起异常共用相同的组优先级，则需使用次优 先级区来决定同组中的异常的优先级，这就是同组内的次 优先级。组优先级和次优先级的结合就是通常所说的优先 级。如果两个挂起异常具有相同的组优先级，则挂起异常 的编号越低优先级越高。这与优先级机制是一致的。
Cortex-M3的异常（中断）处理
优先级分组
中断优先级区（PRI_N[7：0]）
占先区
次优先区
PRI_N 7 6 5 4 3 2 1 0
注意： 修改PRIGROUP区的值可改变占先区和 次优先区的位数。
1. 占先优先级又称 为组优先级
2. 如果两个挂起异 常具有相同的组 优先级，则挂起 异常的编号越低 优先级越高。
Cortex-M3的异常（中断）处理
优先级分组
PRIGROU P[2:0]
二进制点 的位置
中断优先级区，PRI_N[7:0]
占先区 次优先 占先优先级
级区
的数目
次优先级 的数目
b000
bxxxxxxx.y [7:1] [0]
128
2
b001
bxxxxxx.yy [7:2] [1:0] 64
4
b010
Cortex-M3的异常（中断）处理
返回
异常基于优先级的动作
在没有挂起异常或没有比被压栈的ISR优先级更高 的挂起异常时，处理器执行出栈操作，并返回到被压 栈的ISR或线程模式。
interrupt arm中断与异常.ppt
➢ 上半部会立即被内核执行（now主要讲） 2020/4➢/17下半部的执行可以被延嵌迟入，式O可S 以在系统不太繁忙时执 6
❖ 允许不同类型中断的嵌套发生，这样能使更多的 I/O设备处于忙状态
❖ 尽管内核在处理一个中断时可以接受一个新的中 断，但在内核代码中还在存在一些临界区，在临 界区中，中断必须被禁止
其次，如果interrupt context A由于阻塞或是 其他原因睡眠，外界对系统的响应能力将变得不 可忍受
2020/4/17
嵌入式OS
13
4 ，那么interrupt context A和B的关系又如何呢？
由于可能在interrupt context的某个步骤打开了CPU的IF flag标
I and F 位是中断禁止位 M0, M1, M2, M3 and M4 位是模式位
开关中断
include/asm-arm/assembler.h
Interrupts are disabled when the I bit in the CPSR is set. If the I bit is clear, ARM checks for an IRQ at instruction boundaries.
中断和异常
李春杰
为什么会有中断
❖ 内核的一个主要功能就是处理硬件外设I/O ➢ 处理器速度一般比外设快很多 ➢ 内核必须处理其他任务，只有当外设真正完成了准备 好了时CPU才转过来处理外设IO ➢ IO方式： 轮询、中断、DMA等 ➢ 轮询方式效率不高
➢ 中断机制就是满足上述条件的一种解决办法
2020/4/17
2020/4/17
嵌入式OS
25
主要内容
arm异常处理 el级别
arm异常处理 el级别ARM异常处理 EL级别ARM处理器是一种广泛应用于嵌入式系统和移动设备的处理器架构。
在ARM架构中，异常处理是一种重要的机制，用于处理硬件或软件引发的异常情况。
其中，EL级别异常（Exception Level）是ARM处理器中一种特殊的异常级别，本文将详细介绍EL级别异常处理的相关内容。
一、EL级别异常概述在ARM处理器中，异常分为四个级别：EL0、EL1、EL2和EL3。
EL0是用户级别，用于运行应用程序；EL1是内核级别，用于操作系统内核的运行；EL2和EL3是虚拟化扩展级别，用于虚拟化和安全扩展。
EL级别异常是指在特定级别下发生的异常情况。
二、EL级别异常分类EL级别异常主要分为同步异常和中断异常两类。
1. 同步异常同步异常是指由当前指令执行引起的异常，包括：- 未定义指令异常：执行未定义的指令时触发的异常。
- 系统调用异常：执行系统调用指令（例如Linux中的int 0x80）时触发的异常。
- 中止异常：执行中止指令（例如ARM的bkpt指令）时触发的异常。
- 数据访问异常：读写未映射内存、权限不足或对只读内存进行写操作时触发的异常。
2. 中断异常中断异常是指由外部中断或定时器中断引起的异常，包括：- 外部中断：来自外部设备的中断信号，如键盘输入、网络数据到达等。
- 定时器中断：由定时器触发的周期性中断信号。
三、EL级别异常处理流程EL级别异常处理的基本流程如下：1. 异常触发当发生同步异常或中断异常时，ARM处理器会自动进入异常模式，并切换到相应的EL级别。
2. 异常处理器异常处理器是用于处理异常的特殊代码段，通常由操作系统提供。
在异常模式下，ARM处理器会跳转到异常处理器的入口地址。
3. 异常处理异常处理器根据异常类型进行相应的处理，可能包括：- 保存当前上下文：将当前被打断的程序状态保存到特定的寄存器或栈中，以便在异常处理完成后能够恢复执行。
- 处理异常原因：根据异常类型进行相应的处理，如处理未定义指令异常、权限异常等。
ARM异常中断以及对ARM异常返回地址的分析
返回地址：SUBS PC,R14,#8 返回地址分析： 当进入异常时，R14_abt = address of the aborted instruction + 8
所以要返回到有问题的指令处重新执行，所以返回的地址为 R14-8 IRQ 中断异常：
产生原因： 当处理器的外部中断请求引脚有效，且 CPSR 寄存器的 I 控制位被清除 时，处理器产生外部中断 IRQ 异常。
是因为当前指令即引起软件异常中断的指令执行后所引起的，说明当前指令已近执行，当从
中断返回时，执行的指令应该是当前指令的下一条指令，即待执行指令的地址应该是 0x3004, 而 R14 中存放的即为 0x3004,所以返回时使用将 R14 的值直接赋给 PC 即可。
指令预期中止异常： 发生原因：若在指令预取阶段遇到无效指令时，系统存储器将该预取的指令标记为无
效指令，当处理器试图去执行这一条被标记为预取无效的指令时，将产生指令预取中止异常， 注意若处理器没有执行无效指令时将不会产生异常中断（在流水线中存在一条分支指令，导 致该非法指令没有执行，将不会产生该异常）。
处理器动作： R14_abt = address of the aborted instruction + 4 SPSR_abt = CPSR ….. …..
2、各异常分析
举个小例子，下面是一段 ARM 汇编代码： （后面的返回地址分析中将会用到此图）
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
异常中断处理概述1.ARM中异常中断处理概述1)在正常程序执行过程中,每执行一条ARM指令,程序计数器寄存器PC的值加4个字节;每执行一条Thumb指令,程序计数器寄存器PC的值加两个字节.整个过程是顺序执行.2)通过跳转指令,程序可以跳转到特定的地址标号处执行,或者跳转到特定的子程序处执行;B指令用于执行跳转操作;BL指令在执行跳转操作的同时,保存子程序的返回地址;BX指令在执行跳转操作的同时,根据目标地址的最低位可以将程序状态切换到Thumb状态;BLX指令执行3个操作:跳转到目标地址处执行,保存子程序的返回地址(R15保存在R14中),根据目标地址的最低位可以将程序状态切换到Thumb状态.3)当异常中断发生时,系统执行完当前指令后,将跳转到相应的异常中断处理程序处执行.在当异常中断处理程序执行完成后,程序返回到发生中断的指令的下一条指令处执行.4)在进入异常中断处理程序时,要保存被中断的程序的执行现场,在从异常中断处理程序退出时,要恢复被中断的程序的执行现场.本章讨论ARM体系中的异常中断机制.2.ARM体系中异常中断种类.ARM体系中的异常中断如下表所示:3.中断向量表中指定了各异常中断及其处理程序的对应关系.它通常存放在存储地址的低端.在ARM体系中,异常中断向量表的大小为32字节.其中,每个异常中断占据4个字节大小,保留了4个字节空间.每个异常中断对应的中断向量表的4.通过这两种指令,程序将跳转到相应的异常中断处理程序处执行.当几个异常中断同时发生时,就必须按照一定的次序来处理这些异常中断.在ARM 中通过给各异常中断富裕一定的优先级来实现这种处理次序.当然有些异常中断是不坑能同时发生的,如指令预取中止异常中断和软件中断(SWI)异常中断是有同一条指令的执行触发的,他们是不可能同时发生的.处理器执行某个特定的异常中断的过程中,称为处理器处于特定的中断模式.各异常中断的中断向量地址以及中断的处理优先级如表2所示.4.异常中断使用的寄存器各异常中断对应着一定的处理器模式.应用程序通常运行在用户模式下.ARM中的处理器模式如表3所示.各种不同的处理器模式可能有对应于该处理器模式的物理寄存器组,如表4所示,其中,R13_svc表示特权模式下的R13寄存器,R13_abt表示中止模式下的R13寄存器,其余的各寄存器名称含义类推.表4 各处理器模式的物理寄存器组如果异常中断处理程序中使用它自己的物理寄存器之外的其它寄存器,异常中断处理程序必须保存和恢复这些寄存器.在表4中各物理寄存器的名称(如R13_svc等)在ARM汇编语言中并没有被预定义.用户使用这些寄存器时,必须使用伪操作RN来定义这些名称.如可以通过下面操作定义寄存器名称R13_svc:R13_svc RN R13一.进入和退出异常中断的过程1.ARM处理器对异常中断的相应过程ARM处理器对异常中断的响应过程如下:a.保存处理器当前状态,中断屏蔽位以及各条件标志位.只是通过将当前程序状态寄存器CPSR的内容保存到将要执行的异常总段对应的SPSR寄存器中实现的.各异常中断有自己的物理SPSR寄存器.b.设置当前程序CPSR中相应的位.包括设置CPSR中的位,使处理器进入相应的执行模式;设置CPSR中的位,禁止IRQ：当进入FIQ模式时,禁止FIQ中断.c.将寄存器LR_mode（R14）设置成返回地址，R14从R15中得到PC的备份.d.将程序计数器值PC设置成该异常中断的中断向量地址,从而跳转到相应的异常中断处理程序处执行.上述的处理器对异常中断的相应过程可以用如下的伪代码描述.e.响应复位异常中断.当处理器的复位引脚有效时,处理器中止当前指令.当处理器的复位引脚变成无效时,处理器开始执行下面的操作.R14_svc = UNPREDICTABLE valueSPSR_svc = UNPREDICTABLE valueCPSR[4:0] = 0b10011 //进入特权模式CPSR[5] = 0 //切换到ARM状态CPSR[6] = 1 //禁止FIQ异常中断CPSR[7] = 1 //禁止IRQ中断If high vectors configured thenPC = 0xffff0000ElsePC = 0x00000000f.响应未定义指令异常中断处理器相应未定义指令异常中断时的处理过程如下面的伪代码所示.R14_und = address of next instruction after the undefined instructionSPSR_und = CPSRCPSR[4:0] = 0b11011 //进入未定义指令异常中断模式CPSR[5] = 0 //切换到ARM状态CPSR[6] = 1 //禁止FIQ异常中断CPSR[7] = 1 //禁止IRQ中断If high vectors configured thenPC = 0xffff0004ElsePC = 0x00000004g.响应SWI异常中断处理器相应SWI异常中断时的处理过程如下面的伪代码所示.R14_svc = address of next instruction after the SWI instructionSPSR_svc = CPSRCPSR[4:0] = 0b10011 //进入特权模式CPSR[5] = 0 //切换到ARM状态CPSR[6] = 1 //禁止FIQ异常中断CPSR[7] = 1 //禁止IRQ中断If high vectors configured thenPC = 0xffff0008ElsePC = 0x00000008h.响应指令预取中止异常中断.处理器相应指令预取中止异常会总段时的处理过程如下面的伪代码所示.R14_abt = address of the aborted instruction + 4SPSR_abt = CPSRCPSR[4:0] = 0b10111 //进入指令预取中止模式CPSR[5] = 0 //切换到ARM状态CPSR[6] = 1 //禁止FIQ异常中断CPSR[7] = 1 //禁止IRQ中断If high vectors configured thenPC = 0xffff000cElsePC = 0x0000000ci.响应数据访问中止异常中断处理器相应数据访问中止异常中断时的处理过程如下面的伪代码所示.R14_abt = address of the aborted instruction + 8SPSR_abt = CPSRCPSR[4:0] = 0b10111 //进入数据访问中止模式CPSR[5] = 0 //切换到ARM状态CPSR[6] = 1 //禁止FIQ异常中断CPSR[7] = 1 //禁止IRQ中断If high vectors configured thenPC = 0xffff0010ElsePC = 0x00000010j.响应IRQ异常中断处理器相应IRQ异常总段时的处理过程如下面的伪代码所示.R14_irq = address of next instruction to be executed + 4SPSR_irq = CPSRCPSR[4:0] = 0b10010 //进入IRQ异常中断模式CPSR[5] = 0 //切换到ARM状态CPSR[6] = 0 //打开FIQ异常中断CPSR[7] = 1 //禁止IRQ中断If high vectors configured thenPC = 0xffff0018ElsePC = 0x00000018k.响应FIQ异常中断处理器相应FIQ异常中断时的处理过程如下面的伪代码所示.2.从异常中断处理程序种返回基本操作：1）恢复被中断的程序的处理器状态，即将SPSR_mode寄存器内容复制到当前程序状态寄存器CPSR中。
2）返回到发生异常中断的指令的下一条指令处执行，即将LR_mode寄存器的内容复制程序计数器PC中。
1）复位异常中断不需要返回。
整个应用系统是从复位异常中断处理程序开始执行的，因而它不需要返回。
2）SWI和未定义指令异常中断处理程序的返回SWI和未定义指令异常中断是由当前执行的指令自身产生的，PC指向了第三条指令，但PC的值还没有更新，还为第二条指令的地址值所以返回时，直接MOV PC,LR即可3）IRQ和FIQ异常中断处理程序的返回通常处理器执行完当前指令后，查询IRQ中断引脚及FIQ中断引脚，并且查看系统是否允许IRQ中断及FIQ中断。
如果由中断引脚有效，并且系统允许该中断产生，处理器将产生IRQ异常中断或FIQ异常中断。
PC指向了第三条指令，并且也得到更新所以返回时，SUBS PC, LR, #44）指令预取中止异常中断处理程序的返回当发生指令预取中止异常中断时，程序要返回到该有问题的指令处，重新读取并执行该指令。
因此指令预取中止异常中断程序应该返回到产生该指令预取中止异常中断的指令处，而不是像前面两种情况下返回到发生中断的指令的下一条指令。
PC指向第三条指令，还未更新，所以PC的值仍为第二条指令的地址返回时，SUBS PC, LR, #45）数据访问中止异常中断处理程序的返回其也要返回发生错误的地址处但，发生中断时，PC指向第三条指令，且已更新所以，返回时，SUBS PC, LR, #8寄存器(和保存它的 SPSR 寄存器)中的位分配如下:31 30 29 28 --- 7 6 - 4 3 2 1 0N Z C V I F M4 M3 M2 M1 M00 0 0 0 0 User26 模式// mode0 0 0 0 1 FIQ26 模式0 0 0 1 0 IRQ26 模式0 0 0 1 1 SVC26 模式1 0 0 0 0 User 模式1 0 0 0 1 FIQ 模式1 0 0 1 0 IRQ 模式1 0 0 1 1 SVC 模式1 0 1 1 1 ABT 模式1 1 0 1 1 UND 模式。