半导体集成电路基本加工工艺与设计规则
社，2004年5月（21世纪高等学校电子信息类教材）.
第四章 集成电路基本加工工艺及设计规则
4.1 引言
20世纪60年代，以热生长二氧化硅膜作为绝缘栅 的MOS场效应管制作成功的以后，由于初期MOS工艺 技术水平低，工艺重复性和稳定性差，MOS器件一直 未能大量生产和应用。到了70年代，MOS工艺走上了 飞 速 发 展 阶 段 ， 在 以 后 的 30 年 中 ， 经 历 了 PMOS 、 NMOS、HMOS和深亚微米CMOS发展阶段，并成为当 代集成电路的主流工艺。
8.1 引言 8.2 模拟集成电路测试 8.3 数字集成电路测试 8.4 数字集成电路的可测性测试
第二部分 实验课 1、数字集成电路 （1）不同负载反相器的仿真比较； （2）静态CMOS逻辑门电路仿真分析； （3）设计CMOS反相器版图； （4）设计D触发器及其版图； （5）设计模16的计数器及其版图（可选）。 2、模拟集成电路 设计一个MOS放大电路（可选） 。
4学时 4学时 6学时 4学时 36学时
参考文献
[1] 王志功，景为平，孙玲.集成电路设计技术与工具. 南京： 东南大学出版社，2007年7月（国家级规划教材）.
[2]（美）R.Jacob Baker, Harry W. Li, David E. Boyce. CMOS Circuit Design, Layout and Simulation. 北京： 机械工业出版社，2006.
第四章 半导体集成电路基本加工工艺与设计规则 4.1 引言 4.2 集成电路基本加工工艺 4.3 CMOS工艺流程 4.4 设计规则 4.5 CMOS反相器的闩锁效应 4.6 版图设计
第五章 MOS管数字集成电路基本逻辑单元设计 5.1 NMOS管逻辑电路 5.2 静态CMOS逻辑电路 5.3 MOS管改进型逻辑电路 5.4 MOS管传输逻辑电路 5.5 触发器 5.6 移位寄存器 5.7 输入输出（I/O）单元
同时，由于高能粒子的撞击，导致硅结构的晶格发生损伤。
为恢复晶格损伤，在离子注入后要进行退火处理，根据注入的杂 质数量不同，退火温度在450℃~950℃之间，掺杂浓度大则退 火温度高，反之则低。在退火的同时，掺入的杂质同时向硅体内 进行再分布，如果需要，还要进行后续的高温处理以获得所需的 结深和分布。
浓度很高的杂质源向硅中扩散并形成一定的分布，所以也称为扩 散掺杂。一般施主杂质元素有磷（P）、砷（As）等，受主杂质 元素有硼（B）、铟（C）等。掺杂后硅中的杂质浓度大小与分布 是温度和时间的函数，所以控制温度和扩散时间是保证质量的两 大要素。
2、离子注入 离子注入是另一种掺杂技术，离子注入掺杂也分为两个步骤：
图4.2.2 晶圆片上的若干集成电路芯片
4.2.3 图形转换（光刻与刻蚀工艺） （a）曝光 （b）显影
（c）腐蚀
（d)去胶 图4.2.3 图形转换
4.2.4 掺杂
将需要的杂质掺入特定的半导体区以达到改变半导体电学性 质，形成PN结、电阻、欧姆接触等。掺杂工艺分扩散和离子注入 两种。
1、扩散 扩散掺杂就是利用原子在高温下的扩散运动，使杂质原子从
章次
第一章 第二章 第三章 第四章 第五章 第六章 第七章 第八章
教学进度表
题目
绪言 MOS晶体管 MOS管反相器 半导体集成电路基本加工工艺与设计规则 MOS管数字集成电路基本逻辑单元设计 MOS管数字集成电路子系统设计 MOS管模拟集成电路设计基础 集成电路的测试与可测性设计 总计
教学时 数
2学时 4学时 6学时 6学时
4.2 集成电路基本加工工艺 4.2.1 半导体晶体材料的制备
图4.2.1 硅晶圆与晶圆片
4.2.2 版图与制版
设计与工艺制造之间的接口是版图。版图是一组相 互套合的图形，各层版图相应于不同的工艺步骤，每一 层版图用不同的图案来表示。版图与所采用的制备工艺 紧密相关。
制版的目的就是产生一套分层的版图掩模，为将来 进行图形转移，即将设计的版图转移到硅片上去做准备。
第一部分 理论课
第一章 绪言
1．1 集成电路的发展 1．2 集成电路分类 1．3 集成电路设计 第二章 MOS晶体管 2．1 MOS晶体管结构 2．2 MOS晶体管工作原理 2．3 MOS晶体管的电流电压关系 2．4 MOS晶体管主要特性参数 2．5 MOS晶体管的SPICE模型 第三章 MOS管反相器 3．1 引言 3．2 NMOS管反相器 3．3 CMOS反相器 3．4 动态反 MOS 工 艺 的 起 步 工 艺 。 选 择 PMOS工艺不是因为其自身的优点，而是在当时的工艺 条件下，PMOS器件容易制作。1972年以后，由于能生 产低表面态密度，性能稳定的SiO2薄膜，再加之等平面 工艺技术的发明，使得具有很多优点的NMOS工艺技术 得到迅速发展。20世纪80年代，CMOS技术逐步取代了 NMOS技术，占据了统治地位。
[3] 陈中建主译. CMOS电路设计、布局与仿真.北京：机械工 业出版社，2006.
[4]（美）Wayne Wolf. Modern VLSI Design System on Silicon. 北京：科学出版社，2002.
[5] 朱正涌. 半导体集成电路. 北京：清华大学出版社，2001. [6] 王志功，沈永朝.《集成电路设计基础》电子工业出版
第六章 MOS管数字集成电路子系统设计 6.1 引言 6.2 加法器 6.3 乘法器 6.4 存储器
6.5 PLA 第七章 MOS管模拟集成电路设计基础
7.1 引言 7.2 MOS管模拟集成电路中的基本元器件 7.3 MOS模拟集成电路基本单元 7.4 MOS管模拟集成电路版图设计 第八章 集成电路的测试与可测性设计
半导体集成电路工艺流程
半导体集成电路工艺流程
一、wafer切割
wafer切割是半导体集成电路（IC）生产过程中的第一步，也是半导体片材料的重要环节，它是把单晶和多晶片成型成多种尺寸的半导体片的重要工艺。
经过精密加工，工艺流程从一块单晶或多晶片，变形成多根小片，均匀分开，并实现精密切削，形成一定大小的半导体片材，用于后续的处理和加工。
此外，wafer切割还可以保证切割表面的质量和光洁度，减少片材表面的细孔和针孔，减少电路间的干扰和杂讯，提高电路的可靠性。
二、Lithography
Lithography是半导体IC晶圆工艺流程中的第二步，也是半导体片材料制造的重要环节。
它是利用光刻机在半导体片上按照设计绘制图案，利用光刻技术实现图案和电路的微米级加工的工艺。
Lithography在半导体工艺流程中，相当于画笔，利用不同的光刻设备，以不同的分辨率，把原始工艺设计按照比例缩小，然后在光刻机的放射束范围内，直接绘出晶圆上的基本芯片。
通常，在Lithography步骤中，光刻机会在未经曝光的晶圆上，使用蒙特卡洛照片精确测量曝光量，保证批处理的曝光精度，然后，使用激光对晶圆表面进行曝光，形成电路设计图案，从而实现芯片逻辑反馈。
三、Dicing
Dicing是晶圆工艺流程的第三步。
半导体制造工艺流程简介
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点砂成金的梦想实现
在很久很久以前，大河边上，我们的祖先有一个梦想，他们希望把石头变成值钱的黄金。但是他们一直没有实现他们的梦想
大河滚滚东流，岁月的车轮终于驶入20世纪。三个美国科学家，巴恩，肖特莱，也为这个梦想而苦苦追寻，最终他们找到了让一堆泥砂变成比黄金还贵重的东西的方法。 下面我们将谈谈点石成金的半导体技术。
厂房内：0.25工艺下，在0.1微米的尘埃不能超过100级，就是在1立方米空气中，直径大于0.1微米的尘埃不能超过100个。现在的要求是1级
二是超高纯度技术
03
02
01
要求制造过程中所用的材料、气体和试剂等必须是超纯的。目前已能控制的有害杂质含量可达到ppb〈十亿分之一)以下
芯片内部之间的线很细，芯片很薄，很容易被损坏。
设计是指半导体芯片的设计技术,以开发新的功能或使最终产品获得优良的性能价格比,现在一般采用计算机辅助设计
制造：这是我们要重点介绍的）
半导体工艺--- “三超”技术：
（一）超净技术
即要求严格控制工作环境中的尘埃,做到无污染生产。目前的尘埃颗粒直径已能控制在0.1微米
也就是常说的超净厂房，进入厂房要穿超净服，经过三个吸尘门。
.元素半导体 ：如锗、硅、硒、硼、碲、锑等 ，现在说的半导体主要指硅，硅就是我们常见的泥沙。在地壳中，硅的含量仅次于氧，高于铝。
02
化合物半导体 ：由两种或两种以上的元素化合而成的半导体材料 ，如砷化镓、磷化锢、锑化锢、碳化硅、硫化镉及镓砷硅 等。
03
无定形半导体材料 ：用作半导体的玻璃是一种非晶体无定形半导体材料，分为氧化物玻璃和非氧化物玻璃两种
半导体集成电路设计流程
半导体集成电路设计流程半导体集成电路（Integrated Circuit，IC）的设计是一项相当复杂的工作，需要经历多个阶段的流程。
以下是一个典型的半导体集成电路设计流程简介，每个阶段都需要经过仔细的规划和执行，以确保电路的正确性和可靠性。
1.需求分析：在该阶段，设计团队将与客户合作，确定集成电路的需求和规格。
这包括电路功能、性能、功耗、面积限制等。
这些信息对后续的设计和验证工作至关重要。
2.架构设计：在这一阶段，设计团队将基于需求分析结果，制定整体电路的架构和功能模块划分。
设计团队需要确定选择何种电路结构和设计方法，以满足性能和功能要求。
3.电路设计：在该阶段，设计团队将根据架构设计，开始逐步设计每个功能模块的电路。
这包括选择和设计适当的电子元器件，如晶体管、电容和电阻等。
设计过程通常使用电路模拟软件完成，以验证和优化电路设计。
4.物理设计：在这一阶段，设计团队将电路设计转化为物理布局。
他们需要决定电路中各个元件的位置和布线，以最小化信号延迟和功耗，并满足电路布局面积的限制。
物理设计还包括芯片封装和引脚分配等任务。
5.设计规则检查（DRC）和布局对齐（LVS）：在这个阶段，设计团队需要执行设计规则检查和布局对齐等验证过程，以确保布局的准确性和可制造性。
设计规则检查涉及对设计是否符合制造工艺规则的检查，而布局对齐则是验证原理图和布局之间的一致性。
6.电路模拟和验证：在这个阶段，设计团队将通过使用电路模拟工具，对设计的功能和性能进行验证。
他们需要模拟各种工作条件和电气参数，以确保电路在各种情况下的可靠性和稳定性。
7.物理验证和验证测试：在这个阶段，设计团队将通过制造一批样品芯片，进行物理验证和功能测试，以验证设计的正确性。
他们需要确保芯片在实际使用中的性能和功能都能达到预期。
8.产量制造：一旦设计团队完成了设计和验证，他们将与制造工厂合作，开始大规模生产集成电路。
在整个生产过程中，质量控制和测试是必不可少的，以确保最终产品的性能和一致性。
《半导体集成电路》课件
这是一份关于半导体集成电路的PPT课件。通过本课件，您将了解到半导体 集成电路的定义、分类、制造工艺、发展和产业链等方面的内容。
什么是半导体集成电路？
半导体集成电路是一种将多个电子元件组合在一起的电路，利用半导体材料 的特性实现电子信号处理与控制功能的器件。
பைடு நூலகம்
半导体集成电路的分类
半导体集成电路的发展
1
从TTL到MOS
从传统的晶体管技术（TTL）发展到金属氧化物半导体技术（MOS），实现更 高的集成度和更低的功耗。
2
LSI、VLSI及以上集成度的发展
集成度逐步提高，从LSI（大规模集成电路）发展到VLSI（超大规模集成电路） 以及更高的集成度。
3
半导体集成电路的应用和前景
广泛应用于计算机、通信、消费电子、汽车等领域，并具有广阔的发展前景。
半导体集成电路是现代电子技 术进步的核心，深刻改变了人 类社会的各个方面。
发展趋势和未来展望
随着科技的发展，半导体集成 电路将继续向更高的集成度、 更低的功耗和更多的应用领域 发展。
个人对半导体集成电路 的理解和观点
半导体集成电路是现代科技的 基石，让我们能够享受到如此 丰富多样的高科技产品和服务。
半导体集成电路的制造工艺
1
P型和N型半导体的制作
通过控制材料的掺杂和热处理，制作出具有不同电子特性的P型和N型半导体材 料。
2
晶体管和二极管的制作
利用半导体材料的特性，通过掺杂和干涉等工艺制造晶体管和二极管等基本的电 子元器件。
3
集成电路的制作流程
包括光刻、薄膜沉积、刻蚀、离子注入、扩散、金属沉积等一系列工艺步骤。
半导体集成电路的产业链
集成电路基本制造工艺
– Na、K、Fe、Cu、Au 等元素 – 扩散系数要比替位式扩散大6～7个数量级 – （绝对不许用手摸硅片—防止Na+沾污。）30
Sc
Sc
xJ
xJ
立体图
柱面
平面 球面
横向扩展宽度=0.8xj
剖面图
杂质横向扩散示意图
31
离子注入
离子注入是另一种掺杂技术，离子 注入掺杂也分为两个步骤：离子注入和 退火再分布。离子注入是通过高能离子 束轰击硅片表面，在掺杂窗口处，杂质 离子被注入硅本体，在其他部位，杂质 离子被硅表面的保护层屏蔽，完成选择 掺杂的过程。进入硅中的杂质离子在一 定的位置形成一定的分布。通常，离子 注入的深度(平均射程)较浅且浓度较大， 必须重新使它们再分布。掺杂深度由注 入杂质离子的能量和质量决定，掺杂浓 度由注入杂质离子的数目(剂量)决定。
27
1.2.3 掺杂工艺（扩散与离子注入）
通过掺杂可以在硅衬底上形成不同类型的半导体区
域，构成各种器件结构。掺杂工艺的基本思想就是通过 某种技术措施，将一定浓度的Ⅲ价元素，如硼，或Ⅴ价 元素，如磷、砷等掺入半导体衬底。
D
G
S
G
D
S
Al
SiO2
N
N
P-si
28
掺杂：将需要的杂质掺入特定的 半导体区域中，以达到改变半导 体电学性质，形成PN结、电阻、 欧姆接触
湿法刻蚀：利用液态化学试剂或溶液通过化 学反应进行刻蚀的方法。
干法刻蚀：主要指利用低压放电产生的等离子 体中的离子或游离基(处于激发态的分子、原子 及各种原子基团等)与材料发生化学反应或通过 轰击等物理作用而达到刻蚀的目的。
26
集成电路制造工艺PPT课件
掺杂工艺（Doping）
掺杂：将需要的杂质掺入特定的半导体区域 中，以达到改变半导体电学性质，形成PN结 、电阻、欧姆接触。
掺入的杂质主要是： 磷(P)、砷(As) —— N型硅 硼(B) —— P型硅 掺杂工艺主要包括：扩散（diffusion)、离
子注入(ion implantation)。
亮场版和暗场版
曝光的几种方法
接触式光刻：分辨率较高， 但是容易造成掩膜版和光刻 胶膜的损伤。
接近式曝光：在硅片和掩膜 版之间有一个很小的间隙 (10～25mm)，可以大大减 小掩膜版的损伤，分辨率较 低。
投影式曝光：利用透镜或反 射镜将掩膜版上的图形投影 到衬底上的曝光方法，目前 用的最多的曝光方式。（特 征尺寸：0.25m)
❖等离子刻蚀(Plasma Etching)：利用放电产生的游离 基与材料发生化学反应，形成挥发物，实现刻蚀。选择 性好、对衬底损伤较小，但各向异性较差。
❖反应离子刻蚀(Reactive Ion Etching，简称为RIE)： 过活性离子对衬底的物理轰击和化学反应双重作用刻蚀 。具有溅射刻蚀和等离子刻蚀两者的优点，同时兼有各 向异性和选择性好的优点。目前，RIE已成为VLSI工艺 中应用最广泛的主流刻蚀技术。
–激活杂质：使不在晶格位置上的离子运动到晶格 位置，以便具有电活性，产生自由载流子，起到 杂质的作用。
–消除损伤
❖ 退火方式：
–炉退火
–快速退火：脉冲激光法、扫描电子束、连续波激 光、非相干宽带频光源(如卤光灯、电弧灯、石墨 加热器、红外设备等)。
氧化（Oxidation）
❖ 氧化：制备SiO2层 ❖ SiO2 是 一 种 十 分 理 想 的 电 绝 缘 材 料 ， 它 的 化 学 性
《微电子与集成电路设计导论》第四章 半导体集成电路制造工艺
4.4.2 离子注入
图4.4.6 离子注入系统的原理示意图
图4.4.7 离子注入的高斯分布示意图
4.5 制技术 4.5.1 氧化
1. 二氧化硅的结构、性质和用途
图4.5.1 二氧化硅原子结构示意图
氧化物的主要作用： ➢ 器件介质层 ➢ 电学隔离层 ➢ 器件和栅氧的保护层 ➢ 表面钝化层 ➢ 掺杂阻挡层
F D C x
C为单位体积掺杂浓度，
C x
为x方向上的浓度梯度。
比例常数D为扩散系数，它是描述杂质在半导体中运动快慢的物理量， 它与扩散温度、杂质类型、衬底材料等有关；x为深度。
左下图所示如果硅片表面的杂质浓 度CS在整个扩散过程中始终不变， 这种方式称为恒定表面源扩散。
图4.4.1 扩散的方式
自然界中硅的含量 极为丰富，但不能 直接拿来用。因为 硅在自然界中都是 以化合物的形式存 在的。
图4.1.2 拉晶仪结构示意图
左图为在一个可抽真空的腔室内 置放一个由熔融石英制成的坩埚 ，调节好坩埚的位置，腔室回充 保护性气氛，将坩埚加热至 1500°C左右。化学方法蚀刻的籽 晶置于熔硅上方，然后降下来与 多晶熔料相接触。籽晶必须是严 格定向生长形成硅锭。
涂胶工艺的目的就是在晶圆表面建立薄的、均匀的、并且没有缺陷的光刻胶膜。
图4.2.4 动态旋转喷洒光刻胶示意图
3. 前烘
前烘是将光刻胶中的一部分溶剂蒸发掉。使光刻胶中溶剂缓慢、充分地挥发掉， 保持光刻胶干燥。
4. 对准和曝光
对准和曝光是把掩膜版上的图形转移到光刻胶上的关键步骤。
图4.2.5 光刻技术的示意图
图4.2.7 制版工艺流程
4.3 刻蚀
（1）湿法腐蚀
（2）干法腐蚀 ➢ 等离子体腐蚀 ➢ 溅射刻蚀 ➢ 反应离子刻蚀
集成电路制造工艺流程
P N+ N-P+
23
1.1.1 工艺流程（续5） 蒸镀金属 反刻金属
P P+ N+ N- P+
P-Sub
2021/1/7 韩良
P N+ N-P+
24
1.1.1 工艺流程（续6） 钝化 光刻钝化窗口后工序
P P+ N+ N- P+
P-Sub
2021/1/7 韩良
P N+ N-P+
25
1.1.2 光刻掩膜版汇总
N–-epi
钝化层
SiO2
P+
P-Sub 2021/1/7 韩良
N+埋层 27
EB C
N+ P
N+
N–-epi
P+
1.1.4 埋层的作用
1.减小串联电阻（集成电路中的各个电极均从 上表面引出，外延层电阻率较大且路径较长。 2.减小寄生pnp晶体管的影响（第二章介绍）
光P+刻胶
SiO2
EB C
N+ P
计公司。
2021/1/7
2
韩良
引言
2. 代客户加工（代工）方式
➢ 芯片设计单位和工艺制造单位的分离，即芯片设计单位可以不拥有生产线而存在和发 展，而芯片制造单位致力于工艺实现，即代客户加工（简称代工）方式。
➢ 代工方式已成为集成电路技术发展的一个重要特征。
2021/1/7
3
韩良
引言
3. PDK文件
2021/1/7
5
韩良
引言
5. 掩模与流片
➢ 代工单位根据设计单位提供的GDS-Ⅱ格式的版图 数据，首先制作掩模（Mask），将版图数据定义 的图形固化到铬板等材料的一套掩模上。
半导体集成电路生产工艺
半导体集成电路生产工艺一、引言半导体集成电路（Integrated Circuit，简称IC）是现代电子技术的重要基础，广泛应用于计算机、通信、消费电子等领域。
而半导体集成电路生产工艺则是制造集成电路的关键环节，决定了集成电路的性能和质量。
本文将以半导体集成电路生产工艺为主题，介绍其基本概念、制造流程和常见工艺技术。
二、基本概念半导体集成电路生产工艺是指将半导体材料（如硅）加工成集成电路的过程。
其核心目标是在半导体材料上制造出微小的电子器件，并将其互连成功能完整的电路。
半导体集成电路生产工艺主要包括晶圆制备、晶圆工艺和封装测试三个阶段。
三、制造流程1. 晶圆制备晶圆是半导体集成电路制造的基础，通常由高纯度的单晶硅制成。
晶圆制备包括切割、抛光和清洗等步骤。
切割是将单晶硅锯成薄片，抛光是将薄片的表面磨光，清洗则是去除表面的杂质和污染物。
2. 晶圆工艺晶圆工艺是将晶圆上的半导体材料进行加工和改性，形成电子器件的过程。
主要包括掺杂、沉积、光刻、蚀刻和清洗等步骤。
掺杂是向半导体材料中引入掺杂剂，改变其电学性质；沉积是在晶圆表面形成薄膜，用于制造电极、介质等结构；光刻是利用光刻胶和光掩模，将特定图形投射到晶圆上；蚀刻是将晶圆表面的材料溶解或腐蚀，形成所需的结构；清洗是去除加工过程中产生的残留物和污染物。
3. 封装测试封装是将制造好的芯片封装到塑料或陶瓷封装体中，以保护芯片并提供电气连接。
封装工艺主要包括粘接、引线焊接和封装胶固化等步骤。
测试则是对封装好的芯片进行功能和可靠性测试，以确保芯片符合设计要求。
四、常见工艺技术1. CMOS工艺CMOS（Complementary Metal-Oxide-Semiconductor）工艺是目前集成电路制造中最常用的工艺之一。
它采用p型和n型MOSFET互补工作的原理，具有低功耗、低噪声和高集成度的特点，适用于各种应用场景。
2. BJT工艺BJT（Bipolar Junction Transistor）工艺是一种双极型晶体管工艺，适用于高频和高功率应用。
半导体集成电路概述
，
这里考虑到 R 1 R 2
，因此，比值 R1 可精确控制。
R2
故集成电路中常设计使它的关键性能依赖两个电阻之
比，而不依赖任何一个特定的电阻值。
（2）一般把阻值较大的集成电阻器设计成 右图的蛇形图形，便可达到减少总面 积目的。拐角处电流流动不均匀，一 般认为拐角处方块电阻为直线上阻值的65%。
（3）若扩散电阻宽度 W 很小，也即 W ~ x j，需考虑到横向 扩散影响，并以实际有效宽度 W’ 代替窗口宽度 W 。
① 衬底结易击穿 ② 衬底结电容增大
[ 说明 ]
（选择好浓度）
①
1 VD 2 WEm
Em
2 VD W
②
寄生结电容
CT
W
3. 集成电路中存在寄生效应 集成电路中存在寄生效应，一般是寄生结电容（包括隔离
结电容等），这是集成电路工艺的特点之五，影响了集成器件 的高频性能。 二、集成晶体管常规工艺流程（以 n pn 晶体管为例）
改善措施
增添 n 埋层
（抑制）
五、集成电路晶体管的图形结构（ n pn ） 单基极条形 基区、集电区电阻大，注入及收集效率低。 改善措施 ① 减少基区和集电区电阻 ② 提高集电极收集效率以及发射极注入效率
改进结构
单基极条形
双基极条形
马蹄形
减少基区电阻
集电极提高收集效率
梳形
提高发射极注入效率
发射极马蹄形
O2 直接与Si表面接触，SiO2 生长速率
受到 Si/SiO2 界面处的反 应速率限制。
氧化物厚度 dox与氧化时间 t 满足线性关系：
dox
B (t A
)
式中 为系统装置的初始化参数，A、B为与氧化温度有关的系数