[VIP专享]EDA实验05—简单分频时序逻辑电路设计
电子信息工程学系实验报告
课程名称：EDA技术与实验
实验项目名称：简单分频时序逻辑电路设计实验时间：
班级：通信091 姓名：Jxairy 学号：910705131
实验目的:
1．掌握条件语句在简单时序模块设计中的使用。
2．学习在Verilog模块中应用计数器。
实验环境:
Windows 7、MAX+PlusⅡ10等。
实验内容:
1．模为60的8421BCD码加法计数器的文本设计及仿真。
2．BCD码—七段数码管显示译码器的文本设计及仿真。
3．用For语句设计和仿真七人投票表决器。
4．1/20分频器的文本设计及仿真。
实验过程:
一、模为60的8421BCD码加法计数器的文本设计及仿真：
（1）新建文本：选择菜单File下的New，出现如图5.1所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。
图5.1 新建文本
（2）另存为Verilog编辑文件，命名为“count60.v”如图5.2所示。
（3）在编辑窗口中输入程序，如图5.3所示。
图5.2 另存为.V编辑文件图5.4 设置当前仿真的文本设计
图5.3 模为60的8421BCD码加法计数器的设计代码
（4）设置当前文本：在MAX+PLUS II中，在编译一个项目前，必须确定一个设计文件作为当前项目。
按下列步骤确定项目名：在File菜单中选择Project 中的Name选项，将出现Project Name 对话框：在Files 框内，选择当前的设计文件。
选择“OK”。
如图5.4所示。
（5）打开编译器窗口：在MAX—plusⅡ菜单内选择Compiler 项，即出现如图5.5的编译器窗口。
图5.5 编译器窗口
选择Start即可开始编译，MAX+PLUS II编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到一个Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件。
（6）建立波形编辑文件：选择菜单File下的New选项，在出现的New对话框中选择“Waveform Editor File”，单击OK后将出现波形编辑器子窗口。
（7）仿真节点插入：选择菜单Node下的Enter Nodes from SNF选项，出现如图5.6所示的选择信号结点对话框。
按右上侧的“List”按钮，在左边的列表框选择需要的信号结点，然后按中间的“=>”按钮，单击“OK”，选中的信号将出现在波形编辑器中。
图5.6 仿真节点插入
（8）输入波形设置，保存波形文件，
文本仿真：单击菜单File下的Save选项，
在弹出的窗口中将波形文件存在以上的同
一目录中，文件取名为count60.scf。
单击
MAX—plusⅡ菜单内选择Simulator选项，
单击Start，接着打开Open SCF（界面如
下图5.7所示），即完成计数器的波形仿真。
图5.7 Simulator仿真
二、BCD码—七段数码管显示译码器、七人投票表决器、1/20分频器的文本设计及仿真：
（1）新建文本：“File”→“New”，出现如图5.1所示的对话框，“Text Editor file”→“OK”。
（2）另存为Verilog编辑文件：分别命名为“decode4_7.v”、“voter7.v”、“fdivision..v”，与图5.2类似。
（3）在编辑窗口中分别输入各自相应的程序代码，分别如图5.8、图5.9、图5.10所示。
图5.8 BCD码—七段数码管显示译码器的设计代码
图5.9 七人投票表决器的设计代码图5.10 1/20分频器的设计代码
（4）设置当前文本：“File”→“Project”→“Name”，出现与图5.4类似的Project Name对话框：选择→“OK”。
（5）打开编译器窗口：在MAX—plusⅡ菜单内选择Compiler 项，单击Start。
与图5.5类似。
（6）建立波形编辑文件：选择菜单File下的New选项，在出现的New对话框中选择“Waveform Editor File”，单击OK后将出现波形编辑器子窗口。
（7）仿真节点插入：选择菜单Node下的Enter Nodes from SNF选项，单击“List”按钮，再单击中间的“=>”按钮，插入仿真节点。
单击“OK”，选中的信号将出现在波形编辑器中。
与图5.6类似。
（8）输入波形设置，保存波形文件，文本仿真：单击菜单File下的Save选项，在弹出的窗口中将波形文件存在以上的同一目录中，文件分别取名为decode4_7.scf、voter7.scf、fdivision.scf。
单击MAX—PlusⅡ菜单内选择Simulator选项，单击Start，接着打开Open SCF（界面与图5.7类似），即完成对以上实验的波形仿真。
实验结果及分析：
一、模为60的8421BCD码加法计数器实验的仿真结果，如下图5.11所示：
图5.11 模为60的8421BCD码加法计数器仿真波形窗口二、BCD码—七段数码管显示译码器实验的仿真结果，如下图5.12所示：
图5.12 BCD码—七段数码管显示译码器仿真波形窗口三、七人投票表决器实验的仿真结果，如下图5.13、图5.14所示：
图5.13 七人投票表决器仿真波形窗口（不通过）
图5.14 七人投票表决器仿真波形窗口（通过）四、1/20分频器的仿真结果，如下图5.15所示：
图5.15 1/20分频器仿真波形窗口
实验心得：
通过本次计数器、译码器、表决器及1/20分频器的文本设计和仿真的实验，巩固了用MAX+PlusⅡ
完成Verilog语言的文本设计和仿真的基本流程。
掌握条件语句、循环语句在简单时序模块设计中的使用。
时序逻辑实验报告
时序逻辑实验报告时序逻辑实验报告引言：时序逻辑是计算机科学中的重要概念，它描述了事件在时间上的顺序和发生关系。
在本次实验中，我们将探索时序逻辑的基本原理，并通过实际的电路设计和仿真来加深对其理解。
实验一：时钟信号的生成和分频时钟信号是时序逻辑中的基础，它提供了时间参考，使得电路中的各个元件能够按照特定的时间序列进行操作。
在本实验中，我们首先学习了如何通过计数器和分频器生成时钟信号。
通过调整分频器的参数，我们可以得到不同频率的时钟信号，并观察其对电路行为的影响。
实验二：时序逻辑电路的设计在本实验中，我们将学习如何设计时序逻辑电路。
时序逻辑电路通常由触发器、计数器、状态机等组成，它们能够根据输入信号的变化产生不同的输出。
我们将通过实际的案例来展示时序逻辑电路的设计过程，并使用仿真工具验证其正确性。
实验三：状态机的设计和实现状态机是时序逻辑中常用的模型，它描述了系统根据输入信号的变化而转换的状态。
在本实验中，我们将学习如何设计和实现状态机。
通过定义状态和状态转换条件，我们可以将复杂的系统行为转化为简单的状态转换图，并通过电路实现这些状态转换。
实验四：时序逻辑电路的故障排查时序逻辑电路的故障排查是电子工程师日常工作中的重要环节。
在本实验中，我们将学习如何通过逻辑分析仪和示波器等工具来排查时序逻辑电路的故障。
通过观察信号波形和逻辑分析结果，我们可以确定故障的原因，并采取相应的修复措施。
实验五：时序逻辑电路的应用时序逻辑电路在计算机科学和电子工程中有着广泛的应用。
在本实验中，我们将学习一些时序逻辑电路的典型应用，如计数器、时序多路复用器等。
通过实际的案例，我们可以更好地理解时序逻辑电路在实际系统中的作用和价值。
结论：通过本次实验，我们深入了解了时序逻辑的基本原理和应用。
我们学习了时钟信号的生成和分频，掌握了时序逻辑电路的设计和实现方法，学会了使用工具进行故障排查。
时序逻辑在现代电子系统中起着重要的作用，通过实验的学习，我们对其有了更深入的理解和应用能力。
EDA实验二 时序逻辑电路设计(有源程序)
EDA实验二时序逻辑电路设计一、实验目的1、熟悉EDA软件QuartusII的基本设计流程，包括设计输入、编译、综合、仿真；2、熟悉用EDA软件及FPGA器件实现数字电路设计的方法，包括引脚锁定，结构综合；3、熟悉用EDA实验箱对所设计的数字电路进行硬件验证的方法，包括验证方案。
二、实验平台1、硬件2、软件三、实验内容及结果记录1、HDL程序——十进制计数器1）程序代码module key_cnt(key,cnt); //定义模块名input key; //1端输入output reg [3:0] cnt; //4端输出always@(posedge key)beginif(cnt<4'd9) //如果输出值没有大于9cnt<= cnt + 1'b1; //输出值加1elsecnt<= 4'd0; //否则输出端归0endendmodule2）实验结果记录表2.1输入输出A0 Q3 Q2 Q1 Q02、HDL程序——0-9的计数器1）程序代码module number(in,reset,data_out, dig); //模块定义input in,reset; //输入输出定义output [7:0] data_out;output [7:0] dig = 8'b11111110;reg [7:0] data_out;reg [3:0]count ;always @ (posedge in or negedge reset)beginif (!reset) //异步清零begindata_out <= 8'b1111111;count <= 0;endelsebegin count <=count + 1; //计数case (count) //七段译码器4'b0000: data_out = 8'b11000000; // 显示0 4'b0001: data_out = 8'b11111001; // 显示1 4'b0010: data_out = 8'b10100100; // 显示2 4'b0011: data_out = 8'b10110000; // 显示3 4'b0100: data_out = 8'b10011001; // 显示4 4'b0101: data_out = 8'b10010010; // 显示5 4'b0110: data_out = 8'b10000011; // 显示6 4'b0111: data_out = 8'b11111000; // 显示7 4'b1000: data_out = 8'b10000000; // 显示8 4'b1001: data_out = 8'b10011000; // 显示9 default:data_out <= 8'b11000000;endcaseendendendmodule2）实验结果记录表2.2输入输出A1 A0 数码管显示。
实验五--时序逻辑电路实验报告
实验五时序逻辑电路(计数器和寄存器)-实验报告一、实验目的1．掌握同步计数器设计方法与测试方法。
2．掌握常用中规模集成计数器的逻辑功能和使用方法。
二、实验设备设备：THHD-2型数字电子计数实验箱、示波器、信号源器件：74LS163、74LS00、74LS20等。
三、实验原理和实验电路1．计数器计数器不仅可用来计数，也可用于分频、定时和数字运算。
在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。
2．(1) 四位二进制（十六进制）计数器74LS161（74LS163）74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。
74LSl63是同步置数、同步清零的4位二进制加法计数器。
除清零为同步外，其他功能与74LSl61相同。
二者的外部引脚图也相同，如图5.1所示。
表5.1 74LSl61（74LS163）的功能表3．集成计数器的应用——实现任意M 进制计数器一般情况任意M 进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。
第二类是由集成二进制计数器构成计数器。
第三类是由移位寄存器构成的移位寄存型计数器。
第一类，可利用时序逻辑电路的设计方法步骤进行设计。
第二类，当计数器的模M 较小时用一片集成计数器即可以实现，当M 较大时，可通过多片计数器级联实现。
两种实现方法：反馈置数法和反馈清零法。
第三类,是由移位寄存器构成的移位寄存型计数器。
4．实验电路： 十进制计数器六进制扭环计数器具有方波输出的六分频电路74LS161(74LS163)12345681514131211109V CCGND716R DCP A B C D EP RCOQ AQ BQ CQ DETLD同步置数法同步清零法图5.1 74LS161（74LS163）外部引脚图四、实验内容及步骤1．集成计数器实验（1）按电路原理图使用中规模集成计数器74LS163和与非门74LS00，连接成一个同步置数或同步清零十进制计数器，并将输出连接至数码管或发光二极管。
第4章 时序逻辑电路设计
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);
数字电子技术基础第五章时序逻辑电路PPT课件
减小功耗
优化电路结构，降低电路的 功耗，减少能源浪费。
提高可靠性
通过优化设计，提高电路的 可靠性和稳定性，降低故障 发生的概率。
提高性能
优化电路结构，提高电路的 响应速度和性能，满足设计 要求。
05 时序逻辑电路的实现技术
基于中小规模集成电路的时序逻辑电路实现技术
概述
中小规模集成电路是将多个晶体管集成在一块芯片上，实现时序逻辑功能。
冒险现象
由于竞争现象的存在，时序逻辑电路 的输出可能会产生短暂的不确定状态， 这种现象称为冒险现象。
04 时序逻辑电路的设计方法
同步时序逻辑电路的设计方法
建立原始状态图
根据设计要求，确定系统的输入和输出变量，并使用状 态图表示系统的状态转换关系。
逻辑方程组
根据状态图和状态编码，列出逻辑方程组，包括状态转 移方程、输出方程和时钟方程。
分类
根据触发器的不同，时序逻辑电 路可分为同步时序电路和异步时 序电路；根据电路结构，可分为 摩尔型和米立型。
时序逻辑电路的功能与特点
功能
实现数据的存储、记忆、计数、分频 等功能。
特点
具有记忆功能、输出状态不仅与当前 输入有关还与之前状态有关、具有时 钟信号控制等。
时序逻辑电路的应用场景
01
02
数字电子技术基础第五章时序逻辑 电路ppt课件
目 录
• 时序逻辑电路概述 • 时序逻辑电路的基本电路的实现技术 • 时序逻辑电路的应用实例
01 时序逻辑电路概述
时序逻辑电路的定义与分类
定义
时序逻辑电路是一种具有记忆功 能的电路，其输出不仅取决于当 前的输入，还与之前的输入状态 有关。
03
数字钟
利用时序逻辑电路实现时 间的计数和显示。
时序逻辑电路设计原则
时序逻辑电路设计原则时序逻辑电路是数字电路的一种重要类型，广泛应用于计算机、通信、自动化等领域。
时序逻辑电路的设计质量直接影响着电路的可靠性和性能。
为了确保时序逻辑电路的正确性和高效性，设计时需要遵循一些基本原则。
一、时序逻辑电路概述时序逻辑电路是基于时钟信号进行运算和控制的电路，其输出信号的状态取决于输入信号和时钟脉冲的到达时间。
时序逻辑电路包括寄存器、触发器、计数器、时钟分频器等。
二、正确设计时序逻辑电路的原则1. 合理设置时钟信号：时序逻辑电路的运行是基于时钟信号的控制，时钟信号的频率和占空比需要合理设置。
频率过高会导致电路响应不及时，频率过低会导致电路性能下降。
2. 考虑时钟延迟：时钟信号在电路中传输需要一定的时间，这个过程称为时钟延迟。
在设计时需要考虑时钟延迟对电路性能的影响，合理控制时钟延迟的范围。
3. 确定最长延迟路径：在时序逻辑电路中，存在一条延迟最长的信号传输路径，称为最长延迟路径。
在设计时需要重点考虑最长延迟路径，以确保电路的时序正确。
4. 避免冒险现象：冒险是指在时序逻辑电路中出现不确定的状态转换现象，会导致电路输出结果不可靠。
在设计时需要采取合适的技术措施来避免冒险现象的发生。
5. 使用同步触发器：同步触发器能够根据时钟信号同步进行状态转换，减少电路中的不确定性。
在设计时应优先选择使用同步触发器。
6. 划分模块边界：为了提高电路的可维护性和可扩展性，设计时应合理划分模块边界。
每个模块负责特定的功能，使用接口进行通信，降低模块之间的耦合度。
7. 采用流水线技术：流水线是一种将复杂任务划分为多个子任务并行执行的技术。
在设计时可以采用流水线技术提高时序逻辑电路的运行速度。
8. 进行时序分析：在设计结束后，需要进行时序分析来验证设计的正确性。
通过时序分析可以检查电路运行时的时间序列，确定电路的性能和正确性。
三、时序逻辑电路设计实例以设计一个基本的时序逻辑电路为例，假设要设计一个计数器，能够实现从0到9的循环计数功能。
数字电路与逻辑设计第5章时序逻辑电路
(b) 74194构成扭环形计数器
Q and A Q ：电路是否具备自启动特性？请检验。
77
➢ 检验扭环形计数器的自启动特性
模值M＝2n=2×4=8 状态利用率稍高；环 形计数器和扭环形计 数器都具有移存型的 状态变化规律，但它 们都不具有自启动性
10
分析工具 常见电路
状态转移真值表 状态方程 状态转移图 时序图
数码寄存器 移位寄存器 同步计数器 异步计数器
11
5.2.1 时序逻辑电路的分析步骤
12
例1:分析图示时序逻辑电路
解 ➢ 1. 写激励方程:
13
➢ 2. 写状态方程和输出方程:
根据JK触发器特性方程：Qn1 J Qn K Qn
LD
置入控制输入
CP
时钟输入
CR
异步清0输入
CTT ，CTP 计数控制输入
输出端子
Q0～Q3 数据输出
CO
进位输出
CO
Q3n
Q
n 2
Q1n
Q0n
26
➢ 功能表:
27
2.十进制同步计数器（异步清除）74160
➢ 逻辑符号: ➢ 功能表:
CO Q3n Q0n
28
3.4位二进制同步计数器（同步清除）74163
51
1.二-五-十进制异步计数器7490
52
CT7490： 2-5-10进制异步计数器
4个触发器（CP1独立触发FF0实现二分频，
CP2独立触发FF1、FF2、FF3构成的五分频计数器）
异步清0输入 R01、 R02
异步置9输入 S91、S92
可实现 8421BCD 和 5421BCD计数
《时序逻辑电路分析》课件
采用低功耗、高速的触发器设计，减少资源占用。
提高工作速度的优化方法
并行处理
通过并行处理技术，提高电路的工作 速度。
时钟分频与倍频
根据电路的工作频率需求，合理选择 时钟的分频与倍频方案，以优化工作 速度。
THANKS
感谢观看
REPORTING
PART 03
时序逻辑电路的设计
REPORTING
同步设计法
01
同步设计法定义
同步设计法是一种基于时钟信号 的设计方法，用于构建时序逻辑
电路。
03
优点
同步设计法具有较高的可靠性和 稳定性，能够实现复杂的逻辑功
能。
02
工作原理
在同步设计法中，所有操作都严 格在时钟信号的驱动下进行，保 证了电路的稳定性和可靠性。
《时序逻辑电路分析 》PPT课件
REPORTING
• 时序逻辑电路概述 • 时序逻辑电路的分析方法 • 时序逻辑电路的设计 • 时序逻辑电路的应用 • 时序逻辑电路的优化设计
目录
PART 01
时序逻辑电
时序逻辑电路的定义、特点
时序逻辑电路的特点包括
具有记忆功能、具有时钟信号控制、具有输入信号和输出信号等。
时序逻辑电路的基本组成
时序逻辑电路由触发器、组合逻 辑电路和时钟信号源三部分组成 。
组合逻辑电路用于实现输入信号 到输出信号的逻辑变换，主要由 门电路组成。
总结词：时序逻辑电路的基本组 成
触发器是时序逻辑电路中的核心 元件，用于存储状态信息，常见 的触发器有RS触发器、D触发器 、JK触发器和T触发器等。
04
异步时序逻辑电路是指触发器的时钟输入端接在不同的时钟源上，时 钟信号独立作用于各个触发器，实现状态异步转换。
EDA实验五数控分频器的设计(程序)
三、实验效果分析（包过仪器设备等使用效果）三、实验效果分析：①八分频，十一分频器的程序主要包括两部分，一是先设定好计数的位数，让计数器计数，当计数满时产生溢出，使溢出标志位为高电平；二是当溢出标志位为1时，D 触发器的D状态发生翻转，从而产生高低电平的变化，而达到分频的目的，计数初值的不同，计数满所要的时钟个数也就不同，D触发器电平翻转所用的时间也就不同，频率也就不同。
②循环计数器是给定时器赋不同的初值，不同初值溢出所用的时间也就不同，状态翻转所用时间也就不同，从而达到实现不同音频循环输出的目的。
③硬件测试：写好程序连接好电路后电路能够很好的实验16种不同音频之间的循环输出，说明实验程序正确，对应的RTL仿真图形也正确。
④实验例序中的P_DIV进程的作用是当计数满产生溢出时让D触发器的状态发生翻转，D触发器状态的翻转的频率就是分频器输出的频率。
也就是做分频器的频率输出作用。
教师评语指导教师年月日江西师范大学物理与通信电子学院教学实验报告专业：电子信息工程2011年月日实验名称数控分频器的设计指导老师姓名年级学号成绩一、预习部分1、实验目的2、实验基本原理3、主要仪器设备（包含必要的元器件、工具）一、实验目的：1．了解数控分频器的设计原理以及分析和测试方法。
2．学会构造使用不同功能的数控分频器械。
二、实验基本原理：给定时器设定好初值，当计数满时溢出，产生溢出后溢出标志位D触发器取反，这样当设定不同的初值时产生一次溢出所用的时间也就不同，频率也就随之改变。
通过设定不同的初值从而产生不同的分频。
三、主要仪器设备电脑，实验箱二、实验操作步骤1．实验数据、表格及数据处理2．实验操作过程（可以用图表示）3．结论1.实验数据、表格及数据处理如下：十一分频器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sy52 isport(clk:in std_logic;d:in std_logic_vector(10 downto 0);fout:out std_logic);end ;architecture one of sy52 issignal full :std_logic;beginp_reg:process(clk)variable cnt8:std_logic_vector(10 downto 0);beginif clk'event and clk='1' thenif cnt8="11111111111"thencnt8:=d;full<='1';elsecnt8:=cnt8+1;full<='0';end if;end if;end process p_reg;p_div:process(full)variable cnt2:std_logic;beginif full'event and full='1'thencnt2:=not cnt2;if cnt2='1'thenfout<='1';elsefout<='0';end if ;end if ;end process p_div;end 2、实验操作过程如下：八分频器：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sy51 isport(clk:in std_logic;d:in std_logic_vector(7 downto 0);fout:out std_logic);end ;architecture one of sy51 issignal full :std_logic;beginp_reg:process(clk)variable cnt8:std_logic_vector(7 downto 0);beginif clk'event and clk='1' thenif cnt8="11111111"thencnt8:=d;full<='1';elsecnt8:=cnt8+1;full<='0';end if;end if;end process p_reg;p_div:process(full)variable cnt2:std_logic;beginif full'event and full='1'thencnt2:=not cnt2;if cnt2='1'thenfout<='1';elsefout<='0';end if ;end if ;end process p_div;end ;。
简单分频时序逻辑电路的设计
电子信息工程学系实验报告课程名称：微机原理与接口技术实验项目名:简单分频时序逻辑电路的设计实验时间：2012.10.9班级：通信姓名：陈小凡学号：实验目的:1、熟悉ALTERA公司EDA设计工具软件max+plusII的安装和工作环境。
2、熟练的使用max+plusII软件中的各按钮的操作和原理。
3、学习和掌握使用max+plusII软件进行文本设计（二分频的设计为例）。
实验环境:max+plusII软件Windows7系统实验内容及步骤:一、clk-in的二分频clk-out的文本设计1、打开实验的工作环境，界面如下：图（一）工作环境界面2、按屏幕上方的“新建文件”按钮，或选择菜单“File”→“New”，出现如图4.13所示的对话框，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。
其界面如图（二）：图（二）选择文本3、在编辑窗口中输入在文本编辑窗口，输入Verilog语言，代码如下图（三）所示：其中字体的格式和大小均可在以上界面的上方的状态栏来改变。
成绩：指导教师（签名）：图（三）二分频的always语句编辑代码4、在 File Name 对话框内输入设计文件名（如half-clk.v），然后选择 OK 即可保存文件。
在 File 菜单中选择 Save & Check项，检查设计是否有错误。
如果没有，在 File菜单中选择 Create Default Symbol 项，即可创建一个设计的符号。
在 MAX+PLUS II 菜单内选择Compiler 项。
则出现编译器窗口，如图（四）所示：图（四）检查文件显示可行选择 Start即可开始编译， MAX+PLUS II 编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到一个 Altera 器件中，同时将产生报告文件、编程文件和用于时间仿真用的输出文件。
5、选择菜单“File”→“New”，在出现的“New”对话框中选择“Waveform Editor File”按“OK”后将出现波形编辑器,选择菜单“Node ”→“Enter Nodes from SNF”，出现如图所示的选择信号结点对话框。