基于FPGA的FSO通信误码测试仪的设计
第３４卷第５期 ２０１１年１０月 电子器件
Ｃｈｉｎｅｓｅ Ｊｏｕｍａｌ ｏｆ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｖｏ１．３４ Ｎｏ．５ ０ｃｔ．２０１１
Ｄｅｓｉｇｎ ｏｆ ＢＥＲ Ｔｅｓｔｅｒ Ｂａｓｅｄ ｏｎ ＦＰＧＡ ｆｏｒ ＦＳＯ Ｃｏｍｍｕｎｉｃａｔｉｏｎ
ＹＡＮ Ｓｉｊｉａ，ＰＥＮＧ Ｒｅｎｊｕｎ ，ＧＡＯ Ｊｉａｎｓｈｕａｎｇ，ＦＥＮＧ Ｂｏ
（Ｓｃｈｏｏｌ ｏｆ Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ Ｉｎｆｏｒｍａｔｉｏｎ，Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ ｏｆ Ｃｈｉｎａ，Ｃｈｅ “６１００５４，Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ：Ａ ｋｉｎｄ ｏｆ ｄｅｓｉｇｎ ｍｅｔｈｏｄ ｆｏｒ ＢＥＲ ｔｅｓｔｅｒ ｂａｓｅｄ ｏｎ ＦＰＧＡ ｉｓ ｐｕｔ ｆｏｒｗａｒｄ．Ｉｎ ｔｈｉｓ ｄｅｓｉｇｎ，ＢＥＲ ｔｅｓｔｉｎｇ ｉｎｃｌｕｄｅｓ ｔｈｅ ｐｓｅｕｄｏ－ｒａｎｄｏｍ ｃｏｄｅ ｇｅｎｅｒａｔｏｒ ｍｏｄｕｌｅ，ｔｈｅ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｍｏｄｕｌｅ，ｔｈｅ ｅｒｒｏｒ ｃｏｄｅ ｓｔａｔｉｓｔｉｃｓ ｍｏｄｕｌｅ ａｎｄ
ｔｈｅ ＬＣＤ ｍｏｄｕｌｅ，ａｎｄ ｔｈｅ ｐａｐｅｒ ｈａｓ ｄｉｓｃｕｓｓｅｄ ｔｈｅｓｅ ｍｏｄｕｌｅｓ．Ｔｈｅ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｉｓ ｏｎｅ ｏｆ ｔｈｅ ｋｅｙ ｔｅｃｈｎｏｌｏｇｉｅｓ ｉｎ
ＢＥＲ ｔｅｓｔｉｎｇ．Ｉｎ ｔｈｉｓ ｄｅｓｉｇｎ，ｗｅ ｕｓｅ ＦＩＦＯ ｔｏ ａｃｈｉｅｖｅ ｔｈｅ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ ｏｆ ｔｈｅ ｉｎｔｅｒｎａｌ ｄａｔａ ａｎｄ ｔｈｅ ｒｅｃｅｉｖｅｄ ｄａｔａ．
Ｕｓｉｎｇ ｔｈｅ ｐｒｏｐｏｓｅｄ ｄｅｓｉｇｎ，ａ １０ Ｍｂｉｔ／ｓ ＢＥＲ ｔｅｓｔｅｒ ｉｓ ｄｅｖｅｌｏｐｅｄ．Ｎｕｍｅｒｏｕｓ ｅｘｐｅｒｉｍｅｎｔｓ ｈａｖｅ ｓｈｏｗｎ ｔｈａｔ ｔｈｅ ｍｅａｓｕｒｉｎｇ ｓｙｓｔｅｍ ｉｓ ｓｔａｂｌｅ ａｎｄ ｒｅｌｉａｂｌｅ，ｗｈｉｃｈ ｃｏｎｆｉｒｍｅｄ ｔｈｅ ｆｅａｓｉｂｉｌｉｔｙ ｏｆ ｔｈｅ ｄｅｓｉｇｎ．Ｔｈｅ ＢＥＲ ｔｅｓｔｅｒ ｈａｓ ｂｅｅｎ ＳＵＣ—
ｃｅｓｓｆｕｌｌｙ ｕｓｅｄ ｉｎ ｔｈｅ ＦＳＯ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ ａｎｄ ｄｅｌｉｖｅｒｅｄ ｔｏ ｕｓｅｒｓ．
Ｋｅｙ ｗｏｒｄｓ：ＦＳＯ；ＢＥＲ ｔｅｓｔｅｒ；ＦＰＧＡ；ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ；ＦＩＦＯ ＥＥＡＣＣ：６１２０Ｂ；７２１０ ｄｏｉ：１０．３９６９／ｊ．ｉｓｓｎ．１００５－９４９０．２０１１．０５．０２６
基于ＦＰＧＡ的ＦＳＯ通信误码测试仪的设计
闫思家，彭仁军 ，高建双，冯 波
（电子科技大学光电信息学院，成都６１００５４）
摘 要：提出了一种基于ＦＰＧＡ的ＦＳＯ通信误码测试方案。该方案中。误码测试主要是由伪随机序列发生模块、同步模块、 误码统计模块以及ＬＣＤ显示模块来实现，对这些模块进行了详细的论述。误码测试的关键技术之一是比特同步，该方案利用 ＦＩＦＯ实现误码仪内部数据与接收数据之间的同步。利用该方案研制了一套１０ Ｍｂｉｔ／ｓ的误码测试仪。大量实验表明，所研制 的误码仪性能稳定可靠，证实了设计方案的可行性。目前该误码测试仪已成功应用于ＦＳＯ通信系统并交付用户使用。 关键词：ＦＳＯ；误码测试；ＦＰＧＡ；同步；ＦＩＦＯ 中图分类号：ＴＮ９２９．１２ 文献标识码：Ａ 文章编号：１００５—９４９０（２０１１）０５—０５８９—０４
自由空间光通信ＦＳＯ（Ｆｒｅｅ Ｓｐａｃｅ Ｏｐｔｉｃａｌ Ｃｏｒｎ．
ｍｕｎｉｃａｔｉｏｎ）也称无线光通信。具有保密性好，架设轻
巧，频谱资源丰富，适用多种通信协议等优点，现已 得到广泛应用＿１ ］。ＦＳＯ通信系统大部分采用数字
通信，在数字通信系统中，误码率是衡量系统优劣的
一个非常重要的指标。 目前，国内市面上通用的误码仪型号比较多，性
能各异，虽简单易用，测试内容丰富，但尚未见有专
为ＦＳＯ通信系统设计的误码仪。而且针对具体的
通信系统，指标要求也有所不同。这就需要自主设计
与ＦＳＯ通信系统配套的误码仪。本文针对一
１０ Ｍｂｉｔ／ｓ传输码率的ＦＳＯ通信系统，设计并开发了
一套误码测试仪，主要目的是针对地面远距离无线
激光通信的误码率进行测量。误码仪研制完成后，
收稿日期：２０１１－０５—１１ 修改日期：２０１１—０６—１５ 进行了室内以及各种天气环境下的室外远距离无线
激光通信的误码测试实验。
误码测试的关键技术在于比特同步。目前，
ＦＳＯ通信系统误码仪的设计大部分是先采用数字锁
相环方法提取位同步信号，然后再进行序列同 步［５ ］。本文提出的误码测试方案中的同步模块是
先通过ＣＤＲ电路提取接收数据的时钟信号，再利用
ＦＰＧＡ内部自带的ＩＰ核一ＦＩＦＯ对接收的数据进行缓 存，读取数据时利用ＦＰＧＡ的内部时钟，从而实现误
码仪内部产生的伪随机序列与接收数据同步。
１误码测试原理及结构
１．１误码测试原理 此１０ Ｍｂｉｔ
／ｓ传输码率的ＦＳＯ通信系统采用点 ５９０ 电 子 器件 第３４卷
到点双工通信，相连的两个ＦＳＯ通信机均包含有发
射模块和接收模块，并分别配有一个误码仪进行测
试。本误码仪与ＦＳＯ通信系统的接口电平选用 ＬＶＤＳ电平。 本误码仪的工作原理是：由误码仪内部产生一
个伪随机序列（序列循环长度为１２ ｂｉｔ），经过封装
成帧，通过光端机发送至信道传输，在接收端的另一 只误码仪会产生与发送端同频同相的数据流，并将
接收到的数据流与本地产生的数据流进行逐位比
较，从而进行误码统计并通过ＬＣＤ显示误码信息。 １．２误码仪结构 本误码仪的硬件部分主要包括：ＣＤＲ模块．
ＦＰＧＡ芯片及外围电路，ＬＣＤ显示模块以及按键部
分。其总体框图如图１所示。
图１误码仪硬件结构示意图
ＣＤＲ模块将接收到的ＬＶＤＳ电平信号进行数 据整形，同时提取出同步时钟，并由该时钟重定时
接收数据。而后交由ＦＰＧＡ处理；ＦＰＧＡ对接收到
的信号进行解帧同步并与本机产生的伪随机序列
进行比较完成误码统计。对ＬＣＤ显示状态进行控 制并生成显示画面。本误码仪选用Ａｈｅｒａ公司
Ｃｙｃｌｏｎｅ １１系列的ＥＰ２Ｃ５Ｑ２０８Ｃ８芯片。ＬＣＤ有４
种显示画面分别由４个按键控制：ＰＯＷＥＲ键一启
动误码仪，进人初始界面：误码键一误码仪开始计 数，ＬＣＤ可显示总比特数、误码个数及时间（最小
单位为ｍｉｎ）；码率键一检测通信系统传输的码率；
复位键一对ＦＰＧＡ内部模块总体复位：暂停键一暂 停误码统计计数。
２误码仪关键技术
本误码仪的功能是对接收到的信号进行解帧同
步，完成误码统计并显示统计结果。ＦＰＧＡ处理模 块是误码仪的核心模块，它承担着几乎所有的信号
处理工作，包括伪随机序列的生成、同步、误码统计
以及显示。其内部程序结构如图２所示。 图２误码仪检测原理图
２．１ Ｍ序列发生器 Ｍ序列码发生器是一种反馈移位型结构的电
路，它由ｎ位移位寄存器加异或反馈网络组成，其序
列长度 ＝２ 一ｌ，只有一个多余状态即全０状态．所
以称为最大线性序列码发生器，也称伪随机序列码。 因为具有随机性和规律性、好的自相关和互相关性．
而且很容易产生等特性，Ｍ序列码在通信、雷达、系
统可靠性测试等方面获得了广泛应用。在本误码仪 中，Ｍ序列发生器设计ｎ为１２，反馈函数Ｆ＝Ｑ ｏ
Ｑ ①Ｑ ｏ Ｑ 数据生成模块就是生成一个ｌ２ ｂｉｔ
的伪随机序列，周期为２挖一１。 ２．２ 同步
同步是数字通信系统以及某些采用相干解调的 模拟通信系统中一个重要的实际问题。由于收、发
双方不在一地，要使它们能步调一致地协调工作，必
须要有同步系统来保证。实现正确数字通信的前提 条件就是要求接收端和发送端的比特同步，有多种
方式可以实现收发双方的同步［８］。
本误码仪的同步方案分为３步：
（１）数据封装成帧。 ・ 数据封装成帧模块就是对周期为２ 一１的伪随机
序列封装成帧，帧头为８个串行的“Ａ５”。封装成帧的
目的就是接收端可以通过检测帧头的来临来判断一组
数据是否已经到达，以便和本地数据源实现同步。
（２）通过ＣＤＲ模块提取时钟信号。 作为检测通信质量的工具。误码测试仪对时钟
抖动、数据链路中时钟频率的稳定性有严格的要求． 而设计符合要求的ＣＤＲ模块是得到正确实验数据
的前提。目前主要有模拟和数字两种方式实现
ＣＤＲ。纯数字的方法实现时钟恢复经常应用于低速
通信系统中，这种数字时钟恢复方法在高速应用下 抖动比较严重。鉴于ＦＰＧＡ器件本身的局限性。本
系统采用模拟芯片来实现时钟恢复。
本误码仪选用ＡＤＩ公司出品的ＡＤＮ２８１５来实
现时钟恢复和数据重定时。ＡＤＮ２８１５适用于从１０
Ｍｂｉｔ／ｓ到１．２５ Ｇｂｉｔ／ｓ的连续数据速率．可自动锁定
至所有数据速率，
无需外部参考时钟或编程。满足 第５期 闫思家，彭仁军等：基于ＦＰＧＡ的ＦＳＯ通信误码测试仪的设计 ５９１
抖动传递、抖动产生和抖动容差等所有的ＳＯＮＥＴ抖
动要求。 （３）由同步解帧模块和速率调整模块来实现
同步。
同步解帧模块就是通过检查帧头（８个串行 “Ａ５”）的到达来判断一帧数据是否开始：如果帧头
完整地到来则说明一帧数据已经开始，并输出一个
帧开始的指示信号：否则进入丢失状态进而重新搜
索帧头。直到正确检测到帧头。其原理如图３所示。
搜索态
系 统 复 位
等待态 预同步态 若检测第二帧数据 及数据已完整到达、—广／ 羹 矍续罢 检 ＝ 测ｌ头元整到达 的帧头出现
误 码 ２．４显示部分
显示部分由数据处理模块、ＬＣＤ控制模块、ＬＣＤ
画面生成模块和数据显示组成。其原理是先将误码 统计模块生成的二进制统计数据转换成ＬＣＤ便于
显示的十进制数据．然后将ＬＣＤ显示的画面与误码 统计传输来的信号进行协调，并将数据图形信号并
行传输给ＬＣＤ数据显示模块。与此同时，ＬＣＤ控制
模块对外部按钮信号进行去抖动处理，将其转化为 ＦＰＧＡ能够识别的控制状态，并生成ＬＣＤ模块能够
识别的控制信号，最后驱动ＬＣＤ显示模块，显示图
像信号。
本误码仪所用ＬＣＤ显示模块是汉升公司出品 的ＨＳ１２８６４—１９，内嵌中文字库，其信号输人分为串
并两种模式，本系统设计采用的是高速并行模式。
３ 仿真结果及实验截图
图３ 同步解帧原理图
速率调整模块就是将线路时钟调整到本地时
钟。其原理是通过２个异步ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）并采用乒乓结构实现的。当解帧模块输出一
个帧开始的指示信号时，接收到的数据利用ＦＩＦＯ 进行缓存：写入ＦＩＦＯ时用线路时钟，读出ＦＩＦＯ时
用本地时钟，便于后续误码的统计处理。ＦＩＦＯ是一
种先进先出的数据缓存器，一般用于不同时钟域之
间的数据传输。乒乓操作是ＦＰＧＡ设计中最常用的
一种数据缓冲方法，可节省数据单元的处理时间，避
免数据处理时因无法持续接收而丢失有效数据，其
原理如图４所示：输入的数据经过选择开关后，分别
进入缓冲模块１和缓冲模块２，当数据写入缓冲模 块１的时候，数据处理单元从缓冲模块２读取数据
基于Android和FPGA的便携式多接口误码分析仪设计的开题报告
基于Android和FPGA的便携式多接口误码分析仪设计的开题报告
一、研究背景
随着数字通信技术的不断发展，各种数字通信系统已经成为人们生活和工作中不可缺少的一部分。因此，对数字通信系统的误码性能进行分析和测试是非常重要的。误码分析仪是进行误码分析和测试的重要工具，通常由数字信号处理器、高速采样模块、高速逻辑芯片和软件等部分组成。由于便携式误码分析仪具有小体积、低功耗、易于携带等优点，因此受到了越来越多的关注。
二、研究意义
目前市场上的便携式误码分析仪主要基于嵌入式系统，但这些系统受限于处理性能和接口数量，无法满足更高的误码分析和测试需求。因此，开发基于Android和FPGA的便携式多接口误码分析仪将具有以下几个方面的意义：
1. 提升误码分析仪的处理性能和接口数量，以满足更高要求的误码分析和测试需求；
2. 实现多种通信接口的集成，能够支持多种数字信号的采集和分析；
3. 基于Android操作系统，具有友好的操作界面和丰富的应用生态系统，提升用户体验。
三、研究内容和技术路线
本研究的主要内容为设计和实现基于Android和FPGA的便携式多接口误码分析仪。具体技术路线如下： 1. 设计硬件部分：采用FPGA芯片和高速ADC芯片实现多通道、高速采样的数字信号采集电路；同时，通过各种接口集成不同的数字信号采集线路，如USB、HDMI、网口等；
2. 设计软件部分：采用Android操作系统，通过开发应用程序实现用户友好的界面和实时分析功能；
3. 建立通信框架：通过将Android系统和FPGA芯片进行通信，实现数据传输和实时控制功能；
4. 验证系统性能：测试设备的各项性能，包括采样性能、实时分析能力、数据传输速率和系统稳定性。
四、进度安排
本项目的总体进度安排如下：
1. 前期准备：完成相关技术文献调研和相关软、硬件平台的选择；
2. 硬件设计：完成电路图设计、BOM表制作和PCB设计等工作；
基于FPGA的RS485接口误码测试仪的设计
基于 FPGA 的 RS485 接口误码测试仪的设计
摘 要： 介绍了一种基于 FPGA 的误码测试仪的设计原理、实现过程
及调试经验。该误码测试系统使用 RS485 接口，具有原理简单、接口独特、功
能丰富等特点，系统具有较好的可扩展性。
在数字通信中，误码率 BER（Bit Error Rate）是衡量通信系统质量的一
项重要指标。无论是设备故障、传播衰落、码间干扰、临近信道干扰等因素都
可能造成系统性能恶化甚至造成通信中断，其结果都可通过误码的形式表现出
来[1]。因此，误码测试仪是现代通信系统的主要测试仪器之一。
目前，通常使用的传统误码测试仪虽然具有测试内容丰富、测试结果直
观等优点，但是由于通信系统复杂程度的不断增加，接口形式变化多样以及一
些非标准码率的应用，使得传统误码测试仪的使用受到了一定的限制。另一方
面，近年来 FPGA 技术得到了迅速发展，使用 FPGA 设计电路具有很大的灵活
性，可以大大提高集成度和设计速度，还可以简化接口和控制，有利于提高系
统的整体性能和工作可靠性。本文即介绍了一种基于 FPGA 的 RS485 接口误码
测试仪的设计和实现。该设计具有系统简单、功能可靠、接口独特等特点，并
且增加了传统误码测试仪所没有的测量系统传输延时的功能。
1 设计背景
本文所设计的误码测试仪主要用于测试某通信系统的误码性能。该通信
系统是一个庞大复杂的系统，本文主要介绍信道部分，包括基带的信道编解码
和无线信道的收发，其基本框图如图 1 所示。
为了在线路传输上保证良好的抗干扰能力，系统采用了 RS485 接口，选
用了 4.096 Mb/s 的码率。因此，为了测试图 1 所示系统的误码性能，误码测试
基于FPGA的误码检测设计
基于FPGA的误码检测设计
张帅;马毛粉;巩琼
【期刊名称】《南阳师范学院学报》
【年(卷),期】2008(007)003
【摘 要】提出了一种基于FPGA的误码率检测的设计方法,使用一片FPGA及相关的外围电路.实现误码检测功能,并可通过FPGA内建的异步串行接口向主控计算机传递误码信息,也可以通过七段数码管实时显示一段时间内的误码率.
【总页数】3页(P38-40)
【作 者】张帅;马毛粉;巩琼
【作者单位】南阳师范学院物理与电子工程学院,河南,南阳473061;南阳师范学院物理与电子工程学院,河南,南阳473061;南阳师范学院物理与电子工程学院,河南,南阳473061
【正文语种】中 文
【中图分类】TN914.3
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基于FPGA的智能误码测试方案
基于FPGA的智能误码测试方案
胡修林;吴向阳
【期刊名称】《测控技术》
【年(卷),期】2006(025)008
【摘 要】分析特定系统通信传输的抗干扰能力,先要提取该系统在正常工作情况下的误码情况,再在此基础上对该系统的抗干扰能力进行全面分析.提出了一种基于FPGA的智能误码测试方案.先从基本组成入手,介绍误码分析仪各功能模块的作用和误码分析仪的工作过程,之后根据数字锁相环的基本原理,结合FPGA的结构特点设计了一种自适应的智能锁相的位同步法和序列同步法.
【总页数】4页(P83-85,88)
【作 者】胡修林;吴向阳
【作者单位】华中科技大学,电信系,湖北,武汉,430074;华中科技大学,电信系,湖北,武汉,430074
【正文语种】中 文
【中图分类】TP206+.1
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5.基于FPGA的智能误码测试仪 [J], 唐维智;刘瑞兰 因版权原因，仅展示原文概要，查看原文内容请购买
基于FPGA的智能误码测试仪
第２２卷第３期 ２０１２年３月 计算机技术与发展 ＣＯＭＰＵ ｎ￡Ｒ ＴＥＣＨＮＯＬＯＧＹ ＡＮＤ ＤＥＶＥＬＯＰＭＥＮＴ Ｖｏｌ｜２２ Ｎｏ．３ Ｍａｒ．２０ｌ２
基于ＦＰＧＡ的智能误码测试仪
唐维智，刘瑞兰 （南京邮电大学自动化学院，江苏南京２１００４６）
摘要：现有的大多数市售误码仪无法完成对实际工作中大量存在的特殊信道的误码测试，文中实现了一种基于ＦＰＧＡ的 多接口码型、多传输速率的误码测试仪的设计。先从误码测试仪的基本原理框图人手，介绍它的各个功能子模块的作用， 并侧重分析了误码测试仪的一些关键模块的工作原理及具体实现方法。在此基础上还给出了一种新的实现误码率统计 的运算方法，使得系统用较少的逻辑资源实现了对误码测试结果的计算。误码仪选用了单片机和ＦＰＧＡ作为核心器件，提 高它的升级和可移植能力。 关键词：ＦＰＧＡ；ｍ序列；ＨＤＢ３编译码；位同步；误码率 中图分类号：ＴＰ３９ 文献标识码：Ａ 文章编号：１６７３－６２９Ｘ（２０１２）０３—０１４９－０４
ＩｎｔｅｌｌｉｇｅｎｔＢｉｔ Ｅｒｒｏｒ Ｒａｔｅ Ｔｅｓｔｅｒ Ｂａｓｅｄ ｏｎ ＦＰＧＡ
ＴＡＮＧ Ｗｅｉ—ｚｈｉ，ＬＩＵ Ｒｕｉ－ｌａｎ （Ｓｃｈｏｏｌ ｏｆ Ａｕｔｏｍａｔｉｏｎ，Ｎａｎｊｉｎｇ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｐｏｓｔｓ ａｎｄ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ，Ｎａｎｊｉｎｇ ２１００４６，Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ：Ｍｏｓｔ ｏｆ ｔｈｅ ｅｘｉｓｔｉｎｇ ｃｏｍｍｅｒｃｉａｌ ｂｉｔ ｅｒｒｏｒ ｒａｔｅ ｔｅｓｔｅｒ（ＢＥＲＴ）ｃａｌｌ ｎｏｔ ｂｅ ｃｏｍｐｌｅｔｅｄ ｏｎ ｔｈｅ ａｃｔｕａｌ ｗｏｒｋ ｉｎ ｔｈｅ ｓｐｅｃｉａｌ ｃｈａｎｎｅｌ ｆｏｒ ｂｉｔ ｅｒｒｏｒ ｔｅｓｔ．ＢＥＲＴ ｉｓ ｐｒｅｓｅｎｔｅｄ ｂａｓｅｄ ｏｎ ＦＰＧＡ ｃｈｉｐ，ｗｈｉｃｈ ｉｓ ｄｅｓｉｇｎｅｄ ｗｉｔｈ ｍｕｌｔｉ—ｉｎｔｅｒｆａｃｅ ｃｏｄｅ ｐａｎｅｍｓ ａｎｄ ｍｕｌｔｉ—ｔｒａｎｓｍｉｓｓｉｏｎ ｒａｔｅｓ， ｓｔａｒｔｉｎｇ ｆｒｏｍ ｔｈｅ ｂａｓｉｃ ｂｌｏｃｋ ｇｒａｐｈ ｏｆ ｔｈｅ ｅｒｒｏｒ ｃｏｄｅ ｉｎｓｔｒｕｍｅｎｔ．Ｉｎｔｒｏｄｕｃｅ ｔｈｅ ｆｕｎｃｔｉｏｎ ｏｆ ｅａｃｈ ｍｏｄｕｌｅ，ｔｈｅｎ ｌａｙ ｅｍｐｈａｓｉｓ ｏｎ ｄｉｓｃｕｓｓｉｏｎ ｏｆ ｔｈｅｉｍｐｌｅｍｅｎｔａｔｉｏｎｍｅｔｈｏｄｆｏｒｔｈｅｋｅｙｍｏｄｕｌｅｉｎｔｈｅ ｅｎ＇ｏｒ ｃｏｄｅｉｎｓｔｒｕｍｅｎｔ．Ｏｎｔｈｉｓ ｂａｓｉｓ，ａｌｓｏ ｐｒｅｓｅｎｔ ａ ｎｅｗ ｓｔａｔｉｓｔｉｃａｌｍｅｔｈｏｄｔｏ ａｃｈｉｅｖｅ ｅｒｒｏｒ ｒａｔｅ，ａｖｏｉｄｉｎｇ ｉｎｓｉｇｎｉｆｉｃａｎｔ ｄｉｖｉｓｉｏｎ ｃａｌｃｕｌａｔｉｏｎ ａｎｄ ｉｎｓｔｅａｄ ｏｆ ｌｅｓｓ ｒｅｓｏｕｒｃｅ ｃｏｎｓｕｍｐｔｉｏｎ ｔＯ ａｃｈｉｅｖｅ ｂｉｔ ｅｒｒｏｒ ｒａｔｅ．ＢＥＲＴ ｓｅｌｅｃｔｅｄ ｔｈｅ ｓｉｎｇｌｅ ｃｂｉｐ ｃｏｍｐｕｔｅｒ ａｎｄ ｔｈｅ ＦＰＧＡ ｄｅｖｉｃｅ ｆｏｒ ｕｐｇｒａｄｉｎｇ ａｎｄ ｉｍｐｒｏｖｉｎｇ ｉｔｓ ｐｒｏｂａｂｉｌｉｔｙ． Ｋｅｙ ｗｏｒｄｓ：ＦｇＧＡ；ｍ ａｒｒａｎｇｅ；ＨＤＢ３ ｃｏｄｅ ａｎｄ ｄｅｃｏｄｅ；ｂｉｔ ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ；ＢＥＲ
一种基于FPGA的新型误码仪设计
雹 蔫域
一种基于ＦＰＧＡ的新型误码仪设计
俞斌
（湖南工学院衡阳４２１００８）
摘要：本文设计主要分为误码仪硬件电路的设计和ＦＰＧＡ内部功能的软件设计两个部分，硬件设计主要是ＦＰ－ ＧＡ的外围电路设计，ＲＳ２３２电路设计，Ｅ ＰＲＯＭ电路设计以及按键和指示灯等；软件设计主要是实现了传输速率 在ｌ一２４ ＭＨｚ内８种速率可调、２’一１位、２ 一１位、２”一１位３种序列长度的伪随机码码型可选、可手动发送误 码、误码检测以及ＦＰＧＡ片外资源总体控制等误码仪主要功能。 关键词：误码仪；ＦＰＧＡ；ＬＣＭ 中图分类号：＇ｒｂｔ９３２ 文献标识码：Ａ
Ｄｅｓｉｇｎ ｏｆ ｎｅｗ ｔｙｐｅ ｂｉｔ ｅｒｒｏｒ ｔｅｓｔｅｒ ｂａｓｅｄ ｏｎ ＦＰＧＡ
ＹＵ Ｂｉｎ
（Ｈｕｎａｎ Ｉｎｓｔｉｔｕｔｅ ｏｆＴｅｃｈｎｏｌｏｇｙ， ，ｌｇ 昭４２１００８，Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ：Ｔｈｅｒｅ ａｒｅ ｍａｉｎｌｙ ２ ｐａｒｔ ｄｅｓｉｇｎｓ ｉｎ ｔｈｉｓ ｐａｐｅｒ，ｈａｒｄｗａｒｅ ｄｅｓｉｇｎ ａｎｄ ｓｏｆｔｗａｒｅ ｄｅｓｉｇｎ ｗｈｉｃｈ
ｂａｓｅｄ ｏｎ ＦＰＧＡ．Ｔｈｅ ｈａｒｄｗａｒｅ ｄｅｓｉｇｎ ｉｓ ｍａｉｎｌｙ ａｂｏｕｔ ｔｈｅ ｃｉｒｃｕｉｔｓ ａｒｏｕｎｄ ＦＰＧＡ，ＲＳ２３２ ｃｉｒｃｕｉｔｓ，Ｅ
ＰＲＯＭ ｃｉｒｃｕｉｔｓ，ｋｅｙ ａｎｄ ｌｅｄ ｌａｙｏｕｔ ｄｅｓｉｇｎｓ．Ｓｏｆｔｗａｒｅ ｄｅｓｉｇｎ ａｒｅ ｒｅａｌｉｚｅｄ ｓｏｍｅ ｆｕｎｃｔｉｏｎｓ ｌｉｋｅ ８ ｌｅｖｅｌ
ｓｐｅｅｄ ｃｏｎｔｒｏｌ ｄｕｒｉｎｇ １ ｔｏ ２４ ＭＨｚ，３ ｃｏｄｅ ｔｙｐｅ ｔｏ ｃｈｏｏｓｅ ２ 一１，２ 一１，２ 一１，ｓｅｎｔ ｅｒｒｏｒ ｃｏｄｅ ｍａｎｎ． ａｌｌｙ，ｂｉｔ ｅｒｒｏｒ ｒａｔｅ ｔｅｓｔ ａｎｄ ｓｏｍｅ ｏｔｈｅｒ ｒｅｓｏｕｒｃｅｓ ｃｏｎｔｒｏｌ ａｒｏｕｎｄ ＦＰＧＡ，ａｎｄ ｓｏ ｏｎ， Ｋｅｙｗｏｒｄｓ：ＢＥＲＴ；ＦＰＧＡ；ＬＣＭ
基于DSP和FPGA的开环多码型误码测试仪的设计
基于ＤＳＰ和ＦＰＧＡ的开环多码型误码测试仪的设计
王辉，周志权，赵占锋
（哈尔滨Ｘ－业大学（威海），山东威海２６４２０９）
摘要：实现了一种基于ＤＳＰ和ＦＰＧＡ的开环多码型误码测试仪，并能达到要求的１０ ≤ｐ≤１０ 。
检测灵敏度。伪随机码生成器用于生成由ＩＴＵ推荐的用于误码测试的伪随机序列。误码测试仪可以进
行开环测试，拥有五种测试码型可以选择，而且实现了盲检测。测试的方法灵活，可测试的设备广泛，
扩展性较好。
关键词：误码测试；ＤＳＰ；ＦＰＧＡ；开关门算法；盲检测
中图分类号：ＴＮ９１１．２５ 文献标识码：Ｂ 文章编号：０２５８—７９９８（２０１０）０９—０１１５—０４
Ｔｈｅ ｄｅｓｉｇｎ ｏｆ ｂｉｔ ｅｒｒｏｒ ｒａｔｅ ｔｅｓｔｅｒ ｂａｓｅｄ ｏｎ ＤＳＰ ａｎｄ ＦＰＧＡ
ＷＡＮＧ Ｈｕｉ，ＺＨＯＵ Ｚｈｉ Ｑｕａｎ，ＺＨＡＯ Ｚｈａｎ Ｆｅｎｇ
（Ｈａｒｂｉｎ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ ａｔ Ｗｅｉｈａｉ，Ｗｅｉｈａｉ ２６４２０９，Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ：Ｔｈｅ ｏｐｅｎ—ｌｏｏｐ ａｎｄ ｍｕｌｔｉ—ｐａｔｔｅｒｎ ｂｉｔ ｅｒｒｏｒ ｒａｔｅ ｔｅｓｔｅｒ ｗａｓ ｒｅａｌｉｚｅｄ ｂａｓｅｄ ｏｎ ＤＳＰ ａｎｄ ＦＰＧＡ．Ａｎｄ ｔｈｅ ｂｉｔ ｅｒｒｏｒ ｒａｔｅ ｔｅｓｔｅｒ ｍｅｔ ｔｈｅ ｒｅｑｕｉｒｅｍｅｎｔ ｏｆ ｄｅｔｅｃｔｉｏｎ ｓｅｎｓｉｔｉｖｉｔｙ ｔｈａｔ ｉｓ １０一 ≤ｐ≤１０一 ．Ｔｈｅ ｐｓｅｕｄｏ—ｒａｎｄｏｍ ｃｏｄｅ ｇｅｎｅｒａｔｏｒ ｗａｓ ｕｓｅｄ ｔｏ ｇｅｎｅｒａｔｅ ｐｓｅｕｄｏ—ｒａｎｄｏｍ ｓｅｑｕｅｎｃｅ ｒｅｃｏｍｍｅｎｄｅｄ ｂｙ ｔｈｅ ＩＴＵ．Ｔｈｅ ＢＥＲ ｔｅｓｔｅｒ ｃａｎ ｂｅ ｏｐｅｎ—ｌｏｏｐ ｔｅｓｔｉｎｇ ａｎｄ ｈａｓ ５ ｋｉｎｄｓ ｏｆ ｏｐｔｉｏｎａｌ ｔｅｓｔ ｐａｔ
基于FPGA的误码率测试仪的设计与实现
基于FPGA的误码率测试仪的设计与实现
刘江; 张宏霄; 刘洛琨
【期刊名称】《《微计算机信息》》
【年(卷),期】2005(21)4
【摘 要】本文提出了一种使用FPGA实现误码率测试的设计及实现方法。该设计可通过FPGA内建的异步串行接口向主控计算机传递误码信息,也可以通过数码管实时显示一段时间内的误码率。文章先介绍了系统构成和工作流程,然后重点分析了关键技术的实现。
【总页数】2页(P162-163)
【作 者】刘江; 张宏霄; 刘洛琨
【作者单位】450002 河南郑州解放军信息工程大学信息工程学院通信工程系研究生队
【正文语种】中 文
【中图分类】TP312
【相关文献】
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3.基于FPGA的VGA数据线测试仪的设计与实现 [J], 陈平平;杨雷;张志坚
4.基于FPGA+单片机架构的代码转换器测试仪的设计与实现 [J], 汤永东
5.基于FPGA的高速误码率测试仪的硬件设计 [J], 徐孟祥 因版权原因，仅展示原文概要，查看原文内容请购买
基于FPGA的智能误码测试仪 2
基于FPGA的智能误码测试仪
郝云芳
【期刊名称】《西安邮电学院学报》
【年(卷),期】2006(011)005
【摘 要】误码仪是评估信道性能的基本测量仪器.先从误码仪的基本框图入手,介绍其中各个功能模块的作用;之后着重讨论误码仪中关键模块的实现方法;最后介绍误码仪的外围附件和扩展能力.
【总页数】4页(P36-39)
【作 者】郝云芳
【作者单位】西安邮电学院,电子与信息工程系,陕西,西安,710121
【正文语种】中 文
【中图分类】TN911
【相关文献】
1.基于FPGA的智能误码测试仪 [J], 高翔;赵利;叶梧
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3.基于FPGA的串行自适应误码测试仪设计 [J], 钟鸣;江洁;华伊;魏祎;陆卫强
4.基于FPGA的智能误码测试仪 [J], 唐维智;刘瑞兰
5.基于FPGA的误码测试仪研究与设计 [J], 张强;彭向伟
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基于FPGA的光通信误码率测试系统设计
基于FPGA的光通信误码率测试系统设计
游淑民
【摘 要】误码率是数据传输设备的衡量指标之一,误码率测试是SFP光通信模块生产与设计中重要的环节.针对SFP光通信模块设计了一种基于FPGA的误码率测试系统,系统采用并行m型伪随机序列编码,可实现PRBS-7至PRBS-31标准的m序列码流生成,与SFP光通信模块的通信速率为1.25Gbps.系统打破常规测试的局限性,模块连接简便,可以在短时间内对SFP光通信模块进行准确测试,提高了SFP光通信模块误码率测试的效率.
【期刊名称】《三明学院学报》
【年(卷),期】2014(031)004
【总页数】7页(P79-85)
【关键词】SFP;误码率测试;FPGA;m型伪随机序列
【作 者】游淑民
【作者单位】集美大学信息工程学院,福建厦门361021
【正文语种】中 文
【中图分类】TP312
随着光通信系统的传输速率越来越高，对光电设备的可靠性要求也在提高。数据链路长距离的传输或者是外部的干扰都会引起通信数据出现错误。因此需要误码检测来模拟通信链路中的数据传输，在通信系统实际工作之前对通信设备可靠性进行验证。在传输速率确定的情况下，光通信系统的误码率成为了检测光电系统性能的关键所在。在实际系统测试中，通常使用误码仪对数字通信系统的误码进行检测。但是传统的误码检测仪速率较低、接口单一，拥有光接口的型号也较少，已经不能满足当今光通信系统的误码检测要求。本文针对SFP光通信模块设计了一种通信速率为1.25Gbps的误码检测系统，系统采用FPGA作为主控设备，可以克服传统误码检测仪在数字信号处理（DSP）、扩展性及实时性等方面的不足，同时可以在门级进行设计和改动，也能更快的移植到更高速率的光通信模块误码率检测平台。
本文所设计的误码测试系统是基于Xilinx公司的Virtex-6 FPGA ML605开发板，FPGA芯片型号为：XC6VLX240T-1FFG1156。系统由一块FPGA开发板和一个SFP光通信模块测试板构成，结构如图1所示，FPGA片上系统产生PRBS伪随机码，通过GTX高速收发器接口发送到标准SFP模块，标准SFP模块再通过光纤传输到外部待测的SFP光通信模块，最后再通过GTX高速收发器传输回FPGA进行码流对比，判断是否有误码。FPGA片上系统采用32位SOC软核MicroB-laze做为系统控制内核，误码测试部分由误码计数和状态控制、并行m序列生成、GTX高速串行收发器和同步接收与比较等模块组成。