锁相环(PLL)-2PPT课件
锁相环
1 锁相环路
主要内容：
模块介绍
项目训练
1、模块介绍
1.1 锁相环路基本工作原理
图6-1 锁相环路的基本组成框架
鉴相器（PD）：用以比较iu、ou相位， 输出反映相位误差 的电压()Dut。
环路滤波器（LF）：用以滤除误差信号中的高频分量和噪声，提高系统稳定性。
压控振荡器（VCO）：在()Cut控制下输出相应频率of。
图6-2 oU与iU的频率和相位之间的关系
两个正弦信号的频率和相位之间的关系如图6-2所示，若能保证两个信号之间的相位差恒定，则这两个信号的频率必相等。
若io，则称电路处于失锁状态，()iut和()out之间产生相位变化，鉴相器
2 输出误差电压()Dut，它与瞬时误差相位成正比，经过环路滤波，滤除了高频分量和噪声而取出缓慢变化的电压()Cut，控制VCO 的角频率o，去接近i。最终使io，相位误差为常数，环路锁定，这时相位误差称为剩余相位误差或稳态相位误差。
1. 2 锁相环路的相位模型及性能分析
一、鉴相器(PD)
设压控振荡器的输出电压为
)(cos)(o0oomottUtu
ωo0 是压控振荡器未加控制电压固有振荡角频率，
o(t)是以ωo0为参考的瞬时相位，
环路输入电压为)sin()(iimitUtu，
其相位可改写为)()(io0o0io0ittttt，
则()iut与()out之间的瞬时相位差为)()()(oiettt，
设鉴相器具有正弦鉴相特性，则)(sin)(edDtAtu。
二、压控振荡器(VCO)
在cu= 0 附近，控制特性近似线性：
oo0oc()()tAut
o rad/(s)AV式中，是控制灵敏度（增益系数），单位
可见压控振荡器是一个理想的积分器，将积分符号用微分算子p=d/dt 的 倒数表示，则得
锁相环原理及锁相环原理图
问题:
什么是锁相环（PLL）？锁相环的工作原理是什么？锁相环电路对硬件电路连接有什么要求？
解答:
锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。
在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地
80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。
通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪 等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以 获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。关于更多的不
同仪器的锁相环技术，请点击下面相关的连接。
锁相环原理及锁相环原理图
1．锁相环的基本组成
锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。
2．锁相环的工作原理
（8-4-1）
（8-4-2） 0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压uD为：
C（t）。即uC（t）为：
（8-4-3）
PLL 锁相环原理
什么是锁相环（PLL）工作原理及对硬件电路连接的要求
锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。
在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。
通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。
锁相环(PLL)的工作原理
1．锁相环的基本组成
许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成，锁相环组成的原理框图如图8-4-1所示。
锁相环的跳周
锁相环的跳周
一、什么是锁相环
锁相环（Phase Locked Loop，简称PLL）是一种常用的电路和信
号处理技术，广泛应用于通信系统、电路设计、时钟同步等领域。它
通过对输入信号进行频率和相位调整，使得输出信号与参考信号保持
同步。锁相环的核心组件包括相频检测器、环路滤波器、震荡器和分
频器等。
二、锁相环的原理与应用
1. 相频检测器
相频检测器用于比较输入信号与参考信号的相位差，并产生一个
误差信号。常见的相频检测器有边沿触发器、门限器、乘法器等。
2. 环路滤波器
环路滤波器接收相频检测器输出的误差信号，并对其进行滤波和
放大处理。它起到平稳误差信号的作用，使得控制系统更加稳定。
震荡器是锁相环的核心部分，它产生一个输出信号，并可以根据
输入信号的变化调整输出信号的频率和相位。常见的震荡器有电压控
制振荡器（VCO）和电流控制振荡器（ICO）等。
分频器通过将震荡器的输出信号分频，得到一个与参考信号频率
相同的信号，用于与输入信号进行比较。分频器的作用是将输出信号
与参考信号同步。
锁相环的应用非常广泛，例如在通信系统中，锁相环可以用于解
调、调制、频率合成等；在电路设计中，锁相环可以用于时序控制、
时钟同步等；在科研领域，锁相环可以用于精密测量、频率稳定等。
三、锁相环的跳周现象及原因
锁相环的跳周现象是指在特定条件下，锁相环的输出频率会突然
跳跃到其他频率。这种现象的出现通常是由于以下原因：
1. 超过锁定范围
当输入信号的频率偏离锁相环的锁定范围时，锁相环无法对其进
行跟踪和同步，从而导致跳周现象的发生。 2. 相频检测器失效
相频检测器在某些情况下可能出现故障或失灵，无法正确地检测
输入信号与参考信号的相位差，导致跳周现象的发生。
3. 环路滤波器设计不合理
环路滤波器的设计参数选择不当或滤波特性不良，会导致误差信
号无法得到有效滤波和放大，进而引发跳周现象。
4. 震荡器非线性
当震荡器的工作状态发生变化或工作在非线性区域时，输出信号
锁相
1. 对所有锁相环，闭环频率响应为低通；误差传递函数为高通。
2. 所有锁相环对相位阶跃锁定；频率斜升二阶2型环可以锁定，但精度不高；频率阶跃所有锁相环都可以锁定。
3. 相位噪声的时域表示为方差，频域用功率谱密度表示。
4. 跳周所引起的失锁和环路门限噪声低所引起的失锁性质不同。跳周是因为环路信噪比小，噪声较大导致失锁，但经过若干个 周期后还可能在一个新的平稳状态上稳定下来；而门限低引起失锁则是因为环路噪声门限低，失锁以后若不提高s/n到一定值就不能再重新锁定。
5. 环路带宽使锁相环获得最佳噪声抑制能力Wn越小越好，错误，Fn的选着在俩噪声源谱密度线的交叉点频率附近处时处于最佳状态。Wn越小对滤出输入噪声好，但对滤出压控振荡器噪声不好。
6. 多个噪声源的环路线性相位模型
dK)(pFpKo1)(tnv)(te)(tni)(tuPD
)(tnv等效输入相位噪声 )(tuPD鉴相器引入的电压噪声 )(tnvVCO内部产生的相位噪声
7. 捕获全过程：PLL在频率捕获阶段，鉴相器输出_差拍电压，通过环路滤波器的积分作用，产生_直流_分量，牵引VCO的输出频率向输入信号的频率靠拢，使频差减小到进入快捕带L_时，频率捕获过程即告结束，进入_相位捕获_，相差不再超越_2_，最终趋于一个很小稳态值。
8. 为什么要辅助捕获：为改善环路捕获性能，总希望捕获带越宽越好，捕获时间越短越好。为了加大环路的捕获带，应提高环路的增益或者增加滤波器的带宽。为缩短环路的捕获时间，除采用与前者相同的措施外，还可设法减小作用到环路上的起始频差。但是加大环路增益或滤波器带宽往往与提高环路跟踪性能和滤波性能（如对噪声的滤除）的要求相矛盾。在设计环路时，总是优先考虑环路跟踪性能和滤波性能，而对捕获性能的要求，则采用辅助捕获的办法来得到满足。此外，为了有效地克服延滞与假锁，在环路中也往往要求加入辅助捕获装置。
锁相环 2
Altera的锁相环
锁相环一般分为模拟锁相环PLL和数字锁相环DLL。都可以通过反馈路
径来消除时钟分布路径的延时，可以做频率综合（如分频和倍频），也可以用来
去抖动、修正占空比和移相等。两种电路各有所长，要视具体应用而定。
PLL作原理：压控振荡器（VCO）通过自振输出一个时钟，同时反馈给输
人端的频率相位检测器（PFD），PFD根据比较输人时钟和反馈时钟的相位来判
断 VCO输出的快慢，同时输出Pump－up和Pump－down信号给环路低通滤
波器(LPF），LPF把这些信号转换成电压信号，再用来控制VCO的输出频率，
当PFD检测到输人时钟和反馈时钟边沿对齐时．锁相环就锁定了。
模拟锁相环有以下几个显著的特点：
．输出时钟是内部VCO自振产生的．把输人参考时钟和反馈时钟的变
比转换为电压信号间接地控制VCO的频率。
．VCO输出频率有一定的范围，如果输人时钟频率超出这个范围，则锁
相环不能锁定。
．LPF部件可以过滤输人时钟的高频抖动，其输出时钟的抖动主要来自
VCO本身以及电源噪声，而不是输人时钟带人的抖动。
．由于是模拟电路，所以对电源噪声敏感，在设计PCB时，一般需要单
独模拟电源和模拟地。
DLL一般是由数字电路实现的。Xflinx FPGA内部的 DLL。是由离散的延
时单元来完成相位调整的。DLL的输出时钟是由输人时钟经延时得到的·相位
延时控制（PDC，Phase DelayControl）根据CLKIN和CLKFB的边沿关系选择
延时链的抽头·也就是不同相位的时钟输出，直到两者边沿完全对齐．DLL最
终锁定。
DLL自身的特点如下：
．时钟输人真实、及时地反映输人时钟，跟踪时钟输人迅速。
．能锁定的输人时钟频率范围较宽，但是由于延时电路的总延时有限，所以
不能锁定时钟频率过低的输人时钟。
．不能过滤时钟源的抖动，会引人固有抖动，造成抖动的积累。
．用数字电路实现，对电源噪声不敏感。
锁相环(PLL)基本原理
MT-086
锁相环(PLL)基本原理
(B) STANDARD NEGATIVE FEEDBACK CONTROL SYSTEM MODELDETECTORCHARGE
(A) PLL MODELERROR DETECTORLOOP FILTERVCO
FEEDBACK DIVIDERPHASEPUMPFO= N FREF
图1：锁相环(PLL)基本模型
Rev.0, 10/08, WK Page 1 of 10 指南
锁相环基本结构
锁相环是一种反馈系统，其中电压控制振荡器(VCO)和相位比较器相互连接，使得振荡器
可以相对于参考信号维持恒定的相位角度。锁相环可用来从固定的低频信号生成稳定的
输出高频信号等。
图1A显示了PLL的基本模型。PLL可以借助拉普拉斯变换理论，利用正向增益项G(s)和反
馈项H(s)来作为负反馈系统进行分析，如图1B所示。其适用负反馈系统的一般公式。
PLL的基本模块为误差检波器(由鉴频鉴相器和电荷泵组成)、环路滤波器、VCO和反馈分
频器。负反馈强制误差信号e(s)在反馈分频器输出和基准频率处于锁相和锁频状态且FO
= NFREF的点处接近0。
根据图1，当系统使用PLL来生成高于输入的频率时，VCO会以角频率ωO振荡。该信号的
一部分会通过分频器以1/N的比率回馈到误差检波器。这种经过分频的频率会馈入误差检
波器的其中一个输入端。本例中，另一路输入为固定参考信号。误差检波器会比较两个
输入端的信号。当这两个信号输入的相位和频率相等时，误差为常数，环路则处于“锁定”
条件下。
MT-086
D1Q1
CLR1
CLR2D2Q2V+
V−HI
HI+IN
−INDELAYUP
DOWNCP OUTI
IU1
U2U3PFDCP
(A) OUT OF FREQUENCY LOCK AND PHASE LOCK
(B) IN FREQUENCY LOCK, BUT SLIGHTLY OUT OF PHASE LOCK0+I
+I
锁相环原理介绍
1 锁相环
锁相环的作用是快速准确实时地获取给定交流信号的相角、频率和幅值信
息，并将该信息传递给其他设备作为控制参考，使得各台设备输出形成同步，
从而达到并联的条件。不间断电源与其他电源或电网达到同步是其并联及并网
的必要条件，如果不间断电源没有与电网或者相连的电源同步，直接相连将产
生很大的动态电流，很可能损坏设备，危及供电系统安全。
常用的锁相方法有开环和闭环两种。经典的开环方法包括检测交流电压过
零点以及对交流电压进行滤波等。滤波法通过一个具有超前相位的低通滤波器
来提供交流电压的信息。其他开环的锁相方法有扩展卡尔曼滤波器以及空间矢
量滤波器法等，但这些方法对频率、幅值变换和电压不平衡比较敏感，响应通
常也比较缓慢。闭环方法通过引入一种机制来确保获得的信息的可靠性，典型
的闭环方法有单相PLL以及三相同步旋转坐标系锁相环（SRF-PLL）[42]，
SRF-PLL已被广泛应用于并网系统当中，但该方法对三相电压的平衡性要求较
高，在三相电压不平衡或者含有二次纹波时，其锁相性能将会急剧下降。双二
阶广义积分锁相环（DSOGI-PLL）也是一种闭环锁相方法[43]，DSOGI-PLL相比
于SRF-PLL在三相电压不平衡、电压含有纹波及高次谐波等情况下具有更稳定
可靠的锁相性能。
1.1 基本锁相环原理 相角误差检测环路滤波压控振荡器输入
LPF
PI1/s
sin输出
vv’
ydθωa) 结构示意图
b) 简单PLL示例PDLFVCD
图4-1 基本PLL原理框图
Fig. 4-1 Basic PLL block diagram
如图4-1所示为锁相环的基本结构框图，包含一个相角（误差）检测器（PD）
单元、一个环路滤波器（LF）以及一个压控振荡器（VCO）。PD单元完成输入
信号与输出信号间相位误差的检测，并将其输出给环路滤波器提取出直流分量。
该直流分量经过放大后通过VCO（如PI控制器）产生输出信号的频率，该频
率积分后即为输出信号的相角。当PD单元输出为0时，即可认为输出信号频
锁相环-PLL
前 言
笔者最初熟悉锁相环时，是国家半导体公司的一名工程师。我在做客户支持时，发现提
出的问题总有很多是重复的。与其一遍又一遍地做同样的回答，不如写份文档、工作手册或
者一段程序来更详细地回答这些重复出现的问题，会更有意义。本书的诞生便是所有这些材
料的综合。
在对PPL的原理和其中包含的数学知识有更多的理解后，涉及锁相环的很多疑问便能
迎刃而解。用严密的数学方法分析这些问题，我们的理解层次便能更高，也更让人满意，同
时，也才能将学到的这些概念用到其他问题上。
锁相环设计和仿真常用的很多公式都有近似，且没有或很少给出它们出自何处。有一些
出自过时的教科书的公式有严格的推导，却又不能正确地反映今天的锁相环系统。因此，出
现了很多其结果靠不住的经验方法，这就不足为奇了。这些公式另一个缺点是它们大都一直
没有比较过试验数据，无法保证考虑了所有相关因素。
还有一种方法，就是仅仅依靠测量结果而不大相信公式。这种方法的缺点在于，缺乏洞
察力，难以学习并提高锁相环的知识。进一步说，知道了应该出现什么结果，就更容易发现、
诊断锁相环电路的问题。本书使用一种独特的方法来设计锁相环，即把严密的数学公式推导
与实际测量的数据结合在一起。当两者一致时，我们便能对结果更有信心。
写第三版的目的是为了对第二版的一些重要细节和理解作补充。所增加的内容包括：△
－∑锁相环、小数分频的杂散问题、相位噪声、锁定时间以及环路滤波器设计。 2
锁 相 环 基 础 3第一节 基本锁相环（PLL）概述
基本PLL原理和术语
这节将叙述基本PLL(Phase Locked Loop)的工作原理并介绍全书会用到的术语。PLL的
起始部分是稳定晶体参考频率，XTAL。它被R计数器分频到较低频率。这一经分频后的频
率被称为比较频率（Fcomp），并输入到鉴相器。鉴频鉴相器输出电流，其直流均值与比较
频率和经N分频器后的输出频率的相位差成比例。这个比例常数为KФ，它就是电荷泵能流
锁相环PLL
锁相环PLL
PLL可以用来提供芯片时钟，是由PLLSTAT(PLL状态寄存器)来控制的，
由第9位来控制，用来读出PLL的连接位。当第8位PLLE和第9位PLLC
都为1时，PLL作为时钟源连接到处理器。当PLLC或PLLE为0时，PLL
被旁路，处理器直接使用振荡器时钟。
由此处可以得到，有两种方法来提供板子的时钟源。
PLL的频率计算：
PLL的频率计算使用下列参数：
Fosc the frequency from the crystal oscillator/external oscillator 晶振频率
Fcco the frequency of the PLL current controlled oscillator PLL电流控制振荡
器的频率
Fcclk the PLL output frequency(also the processor clock frequency) PLL输出频
率(也是处理器的时钟频率)
M PLL Multiplier value from the MSEL bits in the PLLCFG register PLLCFG
寄存器中MSEL位的倍频器值