《计算机组成原理》第五章知识点
知识点
1、输入输出系统的组成：I/O软件（I/O指令、通道指令）、I/O硬件
2、I/O设备与主机的联系方式：I/O设备编址方式、设备寻址、传送方式、联络方式、I/O 设备与主机的连接方式
(1)I/O设备编址方式：
①统一编址：将I/O地址看做是存储器地址的一部分，用取数、存数指令
②不统一编址：I/O地址和存储器地址是分开的，所有I/O设备的访问必须有专
门的I/O指令
(2)设备寻址可由I/O指令的设备码字段直接指出该设备的设备号。
通过接口电路中的
设备选择电路，便可选中要交换信息的设备。
(3)传送方式：并行、串行
(4)联络方式：
①立即响应方式：用于一些工作速度十分缓慢的I/O设备
②异步工作采用应答信号联络：用于I/O设备与主机工作速度不匹配时。
③同步工作采用同步时标联络：要求I/O设备与CPU工作的速度完全同步。
3、I/O设备与主机的连接方式
(1)辐射式连接方式：要求每台I/O设备都有一套控制线路和一组信号线，因此所用器
件和连线较多，对I/O设备的增删比较困难
(2)总线连接方式：便于增删设备，被大多数现代计算机所采用
4、I/O设备与主机信息传送的控制方式
(1)程序查询方式：是由CPU通过程序不断查询I/O设为被是否已经做好准备，从而控
制I/O设备与主机交换信息。
要求I/O接口内设置一个能反映I/O设备是否准备就
绪的状态标记，CPU通过对此标记的检测，可得知I/O设备的准备情况，从而终止
了原程序的执行。
CPU反复查询的过程犹如就地“踏步”。
（串行）CPU工作效率
不高。
(2)程序中断方式：CPU在启动I/O设备后，不查询设备是否已经准备就绪，继续执行
自身程序，只是当I/O设备准备就绪并向CPU提出中断请求后才予以响应，大大提
高了淳朴的工作效率。
CPU执行程序与I/O设备做好准备是同时进行的，CPU资源
得到了充分的利用。
(3)DMA方式（直接存储器存取方式：主存与I/O设备之间有一条数据通路，交换信
息是，无须调用中断服务程序。
DMA和CPU同时访问主存，CPU将总线占有权让
给DMA（窃取或挪用）。
窃取的时间一般为一个存取周期（周期窃取或周期挪用）。
传输速率仅受内存访问时间的限制，完全在硬件执行的/O方式。
5、接口和端口
(1)接口：若干个端口加上相应的控制逻辑才能组成接口。
(2)端口：是指接口电路中的一些寄存器，这些寄存器分别用来寻访数据信息、控制信
息和状态信息，相应的端口分别称为数据端口、控制端口、状态端口。
6、接口的功能：
(3)选址功能——设备选择线
(4)传送命令的功能——命令线。
命令寄存器、命令译码器
(5)传送数据的功能——数据缓冲寄存器：暂存I/O设备与主机准备交换的信息，与I/O
总线中的数据线是相连的。
有串—并行转换能力。
(6)反应I/O设备工作状态的功能——状态标志触发器。
与I/O总线中的状态线相连
7、在程序查询方式的输入输出系统中，假设不考虑处理时间，每一个查询操作需要100个
时钟周期，CPU的时钟频率为50 MHz。
现有鼠标和硬盘两个设备，而且CPU必须每秒对鼠标进行30次查询，硬盘以32位字长为单位传输数据，即每32位被CPU查询一次，传输率为2 MB/s。
求CPU对这两个设备查询所花费的时间比率，由此可得出什么结论？
解：(1)CPU每秒对鼠标进行30次查询,所需的时钟周期数为
100 ×30 = 3000
根据CPU的时钟频率为50MHz,即每秒50×106个时钟周期,故对鼠标的查询占用CPU 的时间比率为
[ 3000 /(50×106)] ×100% = 0.006 %
可见,对鼠标的查询基本不影响CPU的性能。
(2)对于硬盘,每32位被CPU查询一次,故每秒查询
2MB/4B = 512 K 次
则每秒查询的时钟周期数为
100 ×512 ×1024 = 52.4 ×10^6
故对磁盘的查询占用CPU的时间比率为
[(52.4×106)/(50×106)] ×100% = 105 %
可见,即使CPU将全部时间都用于对硬盘的查询也不能满足磁盘传输的要求,因此CPU一般不采用程序查询方式与磁盘交换信息。
8、CPU响应中断的条件和时间：
(1)条件：必须满足成CPU中的允许中断触发器EINT为“1”。
该触发器可用开指令
置位（开中断），可用关指令置位或硬件自动使其复位（关中断）。
(2)I/O设备准备就绪的时间（即D=1）是随机的，而CPU是在统一的时刻（煤体哦啊
指令执行阶段结束前）向接口发中断查询信号，以获取I/O的中断请求。
因此，CPU
响应中断的时间一定是在每条指令执行阶段的结束时刻。
9、程序中断服务流程：保护现场、中断服务（设备服务）、回复现场、中断返回
10、单重中断和多重中断
(1)单重中断：不允许中断现行的中断服务程序。
CPU在执行中断服务程序时，对新的
中断请求不予理睬。
(2)多重中断：允许优先级更高的中断源。
CPU在执行中断服务程序时，出现新的中断
请求，暂停现行的中断服务程序，专区处理新的中断请求。
(3)区别：主要在于“开中断”的设置时间不同。
11、DMA方式的特点：停止CPU访问主存、周期挪用（周期窃取）、DMA与CPU交替访问。
12、DMA接口的功能：
(1)向CPU申请DMA工作
(2)在CPU允许DMA工作时hi，处理总线控制权的转交
(3)在DMA期间管理系统总线，控制数据传送
(4)确定数据传送的起始地址和数据长度，修正数据传送过程中的数据地址和数据长度
(5)在数据块传送结束时，给出DMA操作完成的信号。
13、DMA传送过程：预处理、数据传送、后处理
14、一个DMA接口可采用周期窃取方式把字符传送到存储器，它支持的最大批量为400个字节。
若存取周期为0．2 μs，每处理一次中断需5μs，现有的字符设备的传输率为9 600 bps。
假设字符之间的传输是无间隙的，试问DMA方式每秒因数据传输占用处理器多少时间？如果完全采用中断方式，又需占处理器多少时间？
解：根据字符设备的传输率为9 600 bps，则每秒能传输
9600/8 =1200B（1200个字符）
若采用DMA方式，传送1200个字符共需1200个存取周期，考虑到每传400个字符需中断处理一次，一次DMA方式每秒因数据传输占用处理器的时间是
0.1μs*1200 + 5μs（1200/400）=135μs
若采用中断方式，每传送一个字符需要申请一次中断请求，每秒因数据传输占用处理器的时间是：
5μs*1200=6000μs
15、假设磁盘采用DMA方式与主机交换信息，其传输速率为2MB/s，而且DMA的预处理需1000个时钟周期，DMA完成传输后处理中断需500个时钟周期。
如果平均传输的数据长度为4KB，试问在硬盘工作时，50MHZ的处理器需用多少时间比率进行DMA辅助操作（预处理和后处理）？
解：法一：传送4KB的数据长度需时
4KB/2MB/S=0.002S=2000μs
每传送4KB数据的预处理和后处理时间
(1000+500)*(1/50MhZ)=30μs
传送4KB数据所需总时间为
2000μs+30μs=2030μs
1秒钟可以执行1s/2030μs=493次传送
故DMA辅助操作暂用CPU的时间比率为
（1000+500）*493/50MHZ=1.48%
法二：DMA传送过程包括预处理、数据传送和后处理3个阶段。
传送4KB的数据长度需
(4KB)/(2MBps）= 0.002S =2000μs
如果磁盘不断进行传输，每秒所需DMA辅助操作的时钟周期数为
（1000 + 500）/0.002s=750000
故DMA辅助操作暂用CPU的时间比率为
[750000/(50*10^6)]*100% = 1.5%。
计算机组成原理 ——第五章
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（五）CPU周期与微指令周期关系 微指令周期 = 读出微指令的时间 + 执行该条微指令的时 间 （六）机器指令与微指令的关系 一条机器指令的功能是由若干条微指令组成的序列来实现 的。 机器指令存储在内存中，CPU外部；微指令存储在CM中， 属于CPU内部。 每一个CPU周期对应一条微指令
小结：用方框图语言表示机器指令周期，一个方框代表一个 CPU周期。
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例1： ADD R2，R0 解： (R2)+(R0)→(R0)
PC+1
取指
PC→AR M→DR PC+1 →PC
执行
PCo，G ，ARi R/W=R，PC+1 DRo，G，IRi R2o，G，Yi R0o，G，Xi +，G，R0i
第5章 中央处理器
第5章 中央处理器
5.1 CPU的功能和组成 5.2 指令周期 5.3 时序产生器和控制方式 5.4 微程序控制器 5.5 硬连线控制器 5.6 流水CPU
2
5.1.1
CPU的功能
中央处理器CPU的主要功能是自动的从主存储 器中取出指令、分析指令和执行指令，即按 指令控制计算机各部件操作，并对数据进行 处理。
完成十进制的加法运算。 R1+R2→R2 R2→X，R3 →Y，+，R2+R3→R2 LDR2 指令流程 C 微指令格式
R2→X，R3 →Y， R2-R3→R2
R1→X，R2 →Y，+， R1+R2→R2 LDR2
—，LDR2
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微程序设计流程
000 000 000 000 10101 10 0000
12
13
5.2.2 MOV指令的指令周期
白中英 第五版 计算机组成原理第5章.
用二进制码表示的指令和数据都放在内存里， 那么CPU是怎样识别出它们是数据还是指令呢?
从时间上来说:
▴ ▴
取指发生在指令周期的第一个CPU周期; 取数发生在后面几个CPU周期，即 “执行指令”阶段。
从空间上来说:
▴ 送指令寄存器IR —指令 ▴
送运算器 — 数据。
计算机组成原理
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5.3
时序产生器和控制方式
送操作 数地址
取出操 作数
取指令阶段
计算机组成原理
执行指令阶段
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LAD指令的指令周期——执行
play 计算机组成原理
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5.2.4
ADD指令的指令周期
ADD R1, R2是一条RR指令
计算机组成原理
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ADD指令的指令周期——执行
play
计算机组成原理
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5.2.5
STO指令的指令周期
STO R2, (R3)是一条RS指令
5.4.1 微命令和微操作
▲ 微命令：控制部件通过控制线向执行部件发出的各种
控制命令。
▲ 微操作：执行部件接受微命令后所进行的操作。 ▲ 微操作可分为相容性和相斥性两种。 在同时或同一个CPU周期 内可以并行执行的微操作 不能在同时或同一个CPU 周期内并行执行的微操作
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计算机组成原理
5.1.4 操作控制器与时序产生器
数据通路： 是许多寄存器之间传送信息的通路。 操作控制器的功能 : 根据指令操作码和时序信号，产 生各种操作控制信号，以便正确地建立数据通路， 从而完成取指令和执行指令的控制。 根据设计方法不同，操作控制器可分为：
1.硬布线控制器 2.微程序控制器
；（R1）→R0 ；（6）→ R1
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REG间接寻址
12
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(3)加法指令(ADD)执行过程
─需求细化
*取指令阶段：取指令＋分析指令，(PC)=12H 上条指令结果
取指令操作步骤— 同取数指令(①～④,仅PC值不同)
分析指令的结果— ADD指令，R0←(R0)+(R3)
主存
②＋“1”
10H 00100100
R0 17H ⑥
R1 73H
15H 10000000
16H 00010000
17H 01110011
*执行指令阶段：实现当前指令功能 ，设(R0)=17H
操作步骤— R0-⑥→MAR-⑦→MEM读-⑧→MDR-⑨→R1
REG间接寻址
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(2)存数指令(ST)执行过程
─需求细化
*取指令阶段：取指令＋分析指令，(PC)=11H 上条指令结果
*CPU功能与组成部件： 指令控制— PC、IR、ID 操作控制 时间控制 —时序系统、控制信号形成电路 数据加工— ALU及状态REG、REG组 中断处理— 中断机构
*CPU基本结构：运算器，CU、BIU、中断机构，数据通路
CPU …
…
REG0
REG(n-1)
内 部
数
ALU
据
通
状态REG
路
MAR MDR
需求细化—有序的操作串-→CPU基本操作序列-→原子操作序列
需求实现—CU实现原子操作及序列
*CPU基本操作：
部件复用→降低成本
定义—CPU内部的实现基本功能的操作 分步骤保存
要求—提供及接收操作数据的须为时序部件或MEM
*CPU基本操作的类型： REG间传送— R源→R目标 存 储 器 读 — MAR→MEM(读)→MDR 存 储 器 写 — MAR及MDR→MEM(写) 算 逻 运 算 — R源1及R源2→ALU(运算)→R结果
计算机组成原理第五章答案
计算机组成原理第五章答案1. 概述本文档为计算机组成原理第五章的答案总结，主要涵盖了第五章的核心概念和问题解答。
本章主要讨论了计算机的存储器层次结构和存储管理的相关内容。
2. 存储器层次结构存储器层次结构指的是一系列不同速度、容量和成本的存储设备，按照存储访问时间的大小排列成一种层次结构。
通常由以下几个层次组成：1.高速缓存（Cache）：位于CPU内部，容量较小但速度非常快，用来暂时存放从内存中读取的指令和数据。
2.主存储器（Main Memory）：位于CPU外部，容量较大但速度相对较慢，用来存放程序运行时需要的指令和数据。
3.辅助存储器（Auxiliary Storage）：位于计算机外部，包括硬盘、磁带等设备，容量较大但速度较慢，用来长期存储大量的数据和程序。
4.寄存器（Register）：位于CPU内部，容量非常小但速度非常快，用来存储CPU正在执行的指令和数据。
存储器层次结构的设计原则是利用成本较低的存储器来提供更大的容量，同时保证需要最频繁访问的数据能够在速度最快的存储器中找到。
3. 存储管理存储管理是指对计算机中的存储器进行组织和管理的过程，主要包括内存分配、地址映射和存储保护等方面。
3.1 内存分配内存分配是指将程序运行所需的内存空间分配给程序的过程。
常用的内存分配方式包括静态分配和动态分配。
•静态分配：在程序编译或装载时确定程序所需的内存空间大小，并为其分配相应的内存空间。
静态分配的优点是效率高，但缺点是浪费内存资源，不能适应较大程序的需求。
•动态分配：在程序运行时根据需要动态的分配和释放内存空间。
常见的动态分配方式有堆和栈两种方式。
堆分配是通过一些内存管理函数来进行的，栈分配则是通过操作系统提供的栈实现的。
动态分配的优点是灵活性高，适应性强，但容易产生内存泄漏等问题。
3.2 地址映射地址映射是指将程序中的逻辑地址（虚拟地址）转换成物理地址的过程。
常见的地址映射方式有两级映射和页式映射。
2318胡越明版计算机组成原理课件第五章
10
5.2指令周期（★★★）
指令周期基本概念 运算指令周期 访存指令周期 控制指令周期
11
指令周期基本概念
时钟周期：计算机的主频周期 机器周期，CPU完成一个数据运算和访存操作所需的时间，代表 了大多数指令操作步骤的时间，机器周期根据近存储器的速度已 经预算期执行周期的基本事件确定的 指令周期：从内存取一条指令并执行该指令所用的时间。由若干 个机器周期组成。一个机器周期又包含若干个时钟周期（现在基 本上机器周期=时钟周期）
5
数据通路
通常把寄存器与运算器之间传递信息的线路连同部件 称为数据通路。 数据通路中的数据传递操作在控制器的控制下进行。 数据通路的建立一般有总线结构和专用通路两种方法。
采用数据总线结构的数据通路中，各寄存器与ALU间建立一条或 者几条数据总线，数据传输通过这些总线完成。 总线结构中，可同时进行的数据传输的数量取决于总线的数量。 数据通路只用一条总线构成，称为单总线结构 单总线结构是最简单的结构，实现成本低，但是由于总线的使用 冲突会影响系统的性能
9
生成控制信号的方法
为了执行指令，控制器必须按一定的顺序生成控制信号，生成控 制信号的方法主要有硬连线逻辑方式和微程序方式。
硬连线方式是用一个时序电路产生时间序列信号，采用组合逻辑 电路产生各种控制信号，因此又称组合逻辑型控制器。
大规模集成化的组合逻辑型控制器通常用阵列结构的电路实现组 合逻辑电路，因而又称阵列逻辑控制器。
17
单总线结构中，读存储器数据到寄存器指令的执行过程是 1、送指令地址，开始到存储器中取指令，将指令的地址送入存储器，指 令地址放在PC寄存器，送给存储器的地址首先放到MAR中。一步需 要两个控制信号，PC寄存器输出的信号，MAR寄存器输入信号。 2、计算下一条指令的地址，每从存储器中读取一个字节的指令代码，控 制器就发出一个使得PC寄存器加一的信号，这样，PC中的值就是下 一个指令的地址 3、读入指令，把存储器中读出来的指令经过MDR送入指令寄存器。IR 寄存器装入指令后就立即译码，并进入下面的相应操作步骤 4、将指令中的地址码字段送到MAR，进行读数据的操作 5、从存储器中读取的数据先送到MDR 6、通过总线送到R1中
计算机组成原理 第五章PPT课件
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4
5.1 存储系统的组成
计算机组成原理
5.1.1 存储器分类 1.按存储器在计算机系统中的作用分类
⑴高速缓冲存储器
用来存放正在执行的程序段和数据，以便 CPU高速地使用它们。
⑵主存储器 用来存放计算机运行期间所需要的程序和数
据，CPU可直接随机地进行读写访问。
⑶辅助存储器
用来存放当前暂不参与运行的程序和数据，
⑵半导体存储器
采用半导体器件制造的存储器，主要有双极型存储器和 MOS型存储器两大类。
⑶磁表面存储器
在金属或塑料基体上涂一层磁性材料，用磁层存储信息， 常见的有磁盘、磁带等。
⑷光存储器
采用激光技术控制访问的存储器。
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7
5.1 存储系统的组成
计算机组成原理
4.按信息的可保存性分类
断电后，存储信息即消失的存储器，称易失 性存储器。断电后信息仍然保存的存储器，称 非易失性存储器。
存储体，程序和数据都存放在存储体中，它是存
储器的核心。
存储体
I/O 和 读 数据线 写 电 路
读/写控制线
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14
5.2 主存储器的组织
计算机组成原理
存储体是存储单元的集合体，存放程序和数据。
地址译码驱动电路包含译码器和驱动器两部分。
译码器将地址总线输入的地址码转换成与之对应的 译码输出线上的有效电平，以表示选中了某一单元；
驱动器提供驱动电流去驱动相应的读、写电路对被 选中单元进行读、写操作。
以及一些需要永久性保存的信息。CPU不能直接
访问它。
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5
5.1 存储系统的组成
计算机组成原理
2.按存取方式分类
计算机组成原理5
中央处理器
5.1.4 操作控制器与时序产生器
数据通路: 是指寄存器之间传送信息的通路。 信息从什么地方开始，中间经过哪个寄存器或多 路开关，最后传送到哪个寄存器，都要加以控制。在 各寄存器之间建立数据通路的任务，是由称为操作控 制器的部件来完成的。 ADD R1, R0 时序产生器：产生并发出计算机所需要的时序控 制信号。 操作控制器的功能: 就是根据指令操作码和时序 信号，产生各种操作控制信号，以便正确地建立数据 通路，从而完成取指令和执行指令的控制。
2.指令寄存器（IR）
中央处理器
指令寄存器IR用来保存当前正在执行的一条指令。 当执行一条指令时，先把它从内存取到缓冲寄存器中， 然后再传送至指令寄存器。 指令分为操作码和地址码字段，由二进制数字组成。 为了执行任何给定的指令，必须对操作码进行测试， 以便识别所要求的操作，指令译码器就是完成这项工 作的。 指令寄存器中的操作码字段被送入指令译码器中， 操作码一经译码后，即可向操作控制器发出具体操作 的特定信号。
5.2.3
取数指令的指令周期
中央处理器
显然，本程序中的ADD指令是一条访内型指令，
本指令的指令周期由三个CPU周期组成，1个CPU周期
用于取出指令，2个CPU周期用于指令的执行。
请参看CAI演示。
中央处理器
1.送操作数地址 第二个CPU周期主要完成送操作数地址。 在此阶段，CPU的动作只有一个，那就是把指
计算机所以能自动地工作，是因为CPU能从 存放程序的内存里取出一条指令并执行这条指 令；紧接着又是取指令，执行指令……，如此 周而复始，构成了一个封闭的循环。除非遇到
停机指令，否则这个循环将一直继续下去。
ＣＡＩ演示
[名词概念]：
中央处理器
计算机组成原理(第五章-新)
第五章 中央处理器CPU
本章内容： 5.1 CPU的组成和功能 5.2 指令周期 * 5.3 时序产生器和控制方式 5.4 微程序控制器 * 5.5 硬连线（组合逻辑）控制器 (简介) 5.6 传统的CPU 5.7 流水CPU* 5.8 RISC CPU
本章重点内容： √ 5.1 CPU的组成和功能 * 5.2 指令周期 * 5.3 时序产生器和控制方式 5.4 微程序控制器* 5.5 硬连线（组合逻辑）控制器 (简介) 5.6 传统的CPU 5.7 流水CPU* 5.8 RISC CPU
数据通路的概念：
数据通路: 是指CPU内部部件之间或CPU与存储器、
外设之间交换信息的通路。
即：信息从什么地方取出 → 经过哪条指定通道 → 传送到哪个寄存器或目标单元，都要CPU通过设置 “数据通道”来加以控制与实现。
∴ 操作控制器OC的功能:
根据指令译码信号和时序信号，产生相应的操作 控制信号，建立出数据通路，并完成“取出指令和执 行指令”的具体操作与控制。 时序产生器： 产生并发出计算机工作所需要的时序控制信号。
时，称为时间控制。
在计算机中，各种指令的操作信号以及每条指令 的整个执行过程都有严格的时间要求，需要CPU设定 规定的时序关系。 例如：
(R1)+(R0)
① ③ ②
R1
④
（4）数据加工
数据加工就是对数据进行算术运算、逻辑运算、
数据转换、传送或指令规定的处理，这是CPU的核心
功能之一。
∴ 可见，CPU的基本功能主要包括：
中央处理器
(1)作为CPU与数据Cache、寄存器和外部I/O设备之 间信息传送的暂存器(中转站)； (2)用于补偿CPU与内存、外围设备之间在操作速度 上的差异。
计算机组成原理-第5章总结
第五章输入输出系统ღ5-1名词术语：输入设备:外界信息转换成计算机能是别的信息输出设备:计算机01信息形式转换为设备或人能接收的信息外围设备:输入设备，输出设备统称外围设备输入/输出模块ღ5-2设备与CPU连接方式：①直接连接：主存↔CPU↔I/O②总线连接：P157图5.2优点：屏蔽设备复杂性；关键：I/O接口ღ5-3I/O基本方法①无条件传送：慢速设备②接口逻辑：功能：连接器，转换器。
I/O接口功能:设备选择，数据缓冲，格式转换，电平转换，传送控制命令，反馈设备状态ღ5-4 I/O接口组成：数据寄存器，状态/控制寄存器，设备选择I/O控制三部分ღ5-5设备编址解决的问题：CPU如何找到指定的设备。
设备编址=I/O接口编址设备地址=I/O地址=I/O接口地址=I/O端口地址=端口实际上是I/O接口中寄存器的地址ღ5-6编址方法：存储器映射I/O，端口寻址对I/O地址码的编址，两种方式：统一编址，不统一编址ღ5-7I/O基本方法：①编程I/O：程序查询，条件查询I/O由CPU直接完成，外设与CPU完全串行工作，最简单，最经济②中断驱动I/O编程I/O存在的问题：高速CPU与低速设备之间的矛盾©中断：设备主动通知CPU进行数据交换的过程，中断是随机的计算机在执行程序过程中，当出现异常情况或特殊请求时，计算机停止现在程序的运行，转向对这些异常情况或特殊请求的处理，处理结束后再返回到现行程序的间断处，继续执行原程序中断源：中断产生的来源，复位，时钟中断，键盘中断，页面失效中断中断系统：实现中断的软硬件系统中断处理：主程序：被中断的程序中断服务子程序：处理中断事物的程序ღ5-8I/O设备与主机信息传送的控制方式①程序查询方式：CPU通过程序不断查询I/O设备是否已做好准备，从而控制I/O设备与主机交换信息。
只要一启动I/O设备，CPU便不断查询I/O设备的准备情况，从而终止了原程序的执行。
CPU在反复查询过程中，犹如就地”踏步”。
计算机组成原理第五章ppt文档
DRAM——速度慢，容量大
5.2.1 SRAM——静态存储器
利用触发器的两个稳定状态表示“0”和“1”，至少需 要 6个晶体管才能表示一个二进制位。SRAM功耗较大， 容量较小，存取速度较快，几乎是后面介绍的DRAM 的10倍。价格较高，不需要刷新。当CPU速度愈来愈 快的时候，SRAM就变得非常重要。因为DRAM跟不 上CPU的速度，所以只好就用SRAM来做沟通的桥梁 －－这就是高速缓冲存储器(Cache)的概念。因此， SRAM主要的用途就是拿来作为Cache用。
使用这样的存储体系，从CPU看，存储速度接近于 最上层的，容量及成本却是接近最下层的，大大提高了 系统的性能价格比。
CPU芯片内
处理器 寄存器
速度 容量 价格/位
快小
高
高速缓冲存储器
主机内
主存储器 （SRAM,DRAM)
辅助存储器
外部设备
（磁盘存储器等）
大容量（海量）存储器 慢 大 低
（光盘、磁带存储器）
存取速度越高，每位价格就越高。随着所使用存储 容量的增大，就得使用速度较低的器件。
为什么引入计算机的层次结构？ ◇用户需求：大容量、高速度、低成本 ←矛盾 ◇解决方案：访存局部性原理→层次结构 ◇层次结构组织： *相关问题: ①设置原则是什么？设置几层？ ②各层间一次传输时数据大小是多少？
合理地分配容量、速度和价格的有效措施是实现分级存 储。这是一种把几种存储技术结合起来，互相补充的折 衷方案。下图是典型的存储系统层次结构示意图，这个 层次结构有如下规律(从上到下)： 价格依次降低； 容量依次增加； 访问时间依次增长； CPU访问频度依次减小。
存储单元 主存储器
程序 数据 存储器 存储器