教案04-计算机硬件技术基础

计算机硬件技术基础第 4 次课 章节名称

第2章 微型计算机

1.引脚及功能 2.基本时序

目的要求

了解时序的基本概念，掌握8086的总线读写操作时序，掌握8086常用引脚的功能。

重点 难点

重点：指令周期、总线周期、时钟周期的概念及相互关系，8086常用引

脚的功能。 难点：常用引脚的功能。

方法 手段 课堂讲授，结合总线周期时序分析8086的引脚功能。

课 堂 提 问

1．8086的内部结构由哪两个部分组成？ 2．8086的分段原理是什么？ 3．什么是逻辑地址？什么是物理地址？如何求物理地址？ 本 次 课 内 容 总 结

本次课介绍了计算机系统中的时序概念，分析了指令周期、总线周期、机器周期的关系，并结合时序介绍了8086的引脚及功能。

思 考 题

作 业 题

思考题： 为什么Pentium不采用分时复用的地址数据总线？ 作业： 7、10

参考 资料 授 课 内 容 1．知识的回顾与问题的引出 上次课我们学习了80X86系列微处理器的发展及微处理器的主要技术指标，重点学习了16位微处理器8086的内部结构及寄存器结构，我们知道8086的内部由两个部件组成，一个是BIU，负责所有的总线操作，另一个是EU，负责译码和执行指令的操作，这两个部件既相互配合，又相互独立，使得8086的指令可以以流水线的方式执行，提高了指令执行速度。在寄存器结构方面，8086具有14个16位寄存器，分为通用寄存器、段寄存器、标志寄存器和指令指针寄存器，其中段寄存器在存储器物理地址转换过程中的作用是什么呢？用来保存20位段基址的高16位，在形成物理地址时，左移4位，再与16位偏移地址相加，得到20位物理地址。了解了8086的内部结构及各部件的主要作用之后，本次课我们来学习8086的外部特性，即8086的引脚及功能。通过这些引脚，CPU与其他部件连接，以实现CPU的控制作用。 一台计算机的所有操作都必须严格地按照一定的节拍有序地进行，这种定时关系称为时序。 时序就是指系统中各总线信号（即地址、数据和控制信号）产生的先后顺序。CPU各个引脚的信号的输入输出都必须严格地按照时序关系的要求起作用，因此在学习引脚功能之前，我们首先要了解有关时序的一些基本内容。 2．指令周期、总线周期和时钟周期 每条指令的执行由取指令、译码和执行等操作组成，执行一条指令所需的时间称为指令周期，不同指令的指令周期是不等长的。 8086CPU与外部交换信息总是通过总线进行的。CPU的每一个信息输入、输出过程需要的时间称为总线周期，每当CPU要从存储器或输入输出

备注： 端口存取一个字节或字就需要一个总线周期。一个指令周期由一个或若干个总线周期组成。 而执行指令的一系列操作都是在时钟脉冲CLK的统一控制下一步一步进行的，时钟脉冲的重复周期称为时钟周期。时钟周期是CPU的时间基准，由计算机的主频决定，例如，8086的主频为5MHz，则1个时钟为200ns。 8086CPU的总线周期至少由4个时钟周期组成，分别以T1、T2、T3和T4表示，如图2-12所示，T又称为状态。

T1T2T3T4TWT1T2T3T4TWTiTiT1T2T3T4TWTi

总线周期间的空闲状态

用于等待存储器或I/O接口响应的等待状态

图2-12 8086CPU的总线周期 一个总线周期完成一次数据传输，至少要有传送地址和传送数据两个过程。在第一个时钟周期T1期间由CPU输出地址，在随后的三个时钟周期(T2、T3和T4)用以传送数据。换言之，数据传送必须在T2～T4这三个周期内完成，否则在T4周期后，总线将作另一次操作，开始下一个总线周期。 在实际应用中，当一些慢速设备在三个T周期内无法完成数据读写时，那么在T4后总线就不能为它们所用，会造成系统读写出错。为此，在总线周期中允许插入等待周期TW。当被选中进行数据读写的存储器或外设无法在三个T周期内完成数据读写时，就由其发出一个请求延长总线周期的信号到8086CPU的READY引脚，8086CPU收到该请求后，就在T3和T4之间插入一个等待周期TW，加入TW的个数与外部请求信号的持续时间长短有关，延长的时间TW也以时钟周期T为单位，在TW期间，总线上的状态一直保持不变。 如果在一个总线周期后不立即执行下一个总线周期，即总线上无数据 传输操作，系统总线处于空闲状态，此时执行空闲周期Ti，Ti也以时钟周期T为单位。在空闲周期期间，20条双重总线的高4位A19/S6～A16/S3上，8086CPU仍驱动前一个总线周期的状态信息，而且如果前一个总线周期为写周期，那么，CPU会在总线的低16位AD15～AD0上继续驱动数据信息D15～D0；如果前一个总线周期为读周期，则在空闲周期中，总线的低16位D15～D0处于高阻状态。 3．一般系统时序分析 总线时序与CPU的组成方式有关，以下以8086最小模式下的一般时序给予说明。 基本的总线周期由4个T周期组成――T1、T2、T3和T4。 T1为地址周期。CPU通过地址/数据（或地址/状态）复用总线发出地址信息，指示要寻址的存储器单元或者I/O的地址。 T2为缓冲周期。例如，在总线读周期，CPU在T2撤销低16位地址信号，使该组信号线浮空，准备接收存储器或I/O的数据。 T3为数据周期。数据出现在复用总线的低16位上。 T4 总线周期结束。 当所选中的存储器和外设的存取速度较慢时，则在T3和T4之间插入1个或几个等待周期TW。 当8086CPU进行存储器或I/O端口读操作时，总线进入读周期，8086的读周期时序如图2-13所示。 T1T2T3T4CLK

A19/S6 A16/S3

BHE/S7

AD15 AD0ALEM/IORDDT/RDEN一个总线周期地址 BHE输出状态输出地址输出数据输入

低为I/O读 高为存储器读

图2-13 8086读周期时序 当8086CPU进行存储器或I/O接口写操作时，总线进入写周期，写周期时序如图2-14所示。

T1T2T3T4CLKA19/S6 A16/S3

BHE/S7

AD15 AD0ALEM/IOWRDT/RDEN一个总线周期地址 BHE输出状态输出低为I/O写 高为存储器写地址输出数据输出

图2-14 8086的写周期时序 4．8086的引脚及功能

8086CPU具有40条引脚，采用双列直插式封装，如图2-8如示。为了适应各种使用场合，8086CPU可在两种模式下工作(最小模式和最大模式)。在不同模式下工作时，部分引脚(第24～31引脚)会具有不同的功能。图 2-8括号中为最大模式时引脚名称。 1） 地址／数据复用总线AD15～AD0 分时复用的地址数据总线，具有双向、三态功能。用于输出低16位地址A15～A0和输入输出数据D15～D0。在总线周期的第一个时钟周期Tl用来输出要访问的存储器单元或I／O端口的低16位地址A15～A0，而在总线周期的其它(T2～T3)时钟周期，对于读周期来说是处于悬浮(高阻)状态，对于写周期来说则是传送数据。 【提问】 8086为什么要采用分时复用的地址数据总线？ 【解答】 为了减少芯片上的引脚数目，8086CPU采用了分时复用的地址数据总线。 2） 地址/状态复用总线A19/S6～A16/S3 分时复用的地址状态线，具有输出、三态功能。在总线周期的第一个时钟周期T1用来输出要访问的存储器的20位物理地址的最高4位地址(A19～A16)，与A15～A0一起构成访问存储器的20位物理地址。当CPU

结合时序讲解8086的引脚功能。

1234567891011121314151617181920

4039383736353433323130292827262524232221

VCC(+5V)AD15AD16/S3AD17/S4AD18/S5AD19/S6

INTEL8086

GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0

BHE/S7MN/MX

RDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS1)INTA(QS0)TESTREADYRESET

NMIINTRCLKGND

图2-8 8086CPU引脚图