《基于FPGA的现代数字系统设计》作业参考答案详解
作业答案
信号预处理 放大 采样/保持 AD574
ADData 8 STATUS CS CE A0
rddata 1
8
wren
adram （lpm_ram_dp）
8 rddata rdaddr 6
Control
6 ClkInc wraddr Cntclr
AnalogIn
RC K12_8
地址 计数器
CLK A/D采集系统
作业答案 3.3 设A=4´b1010，B=4´b0011，C=1'b1， 则下式运算结果是什么？ (1) ~A 0101 (2) A>>1 0101 (3) {A，B[0]，C} 101011 (4) A & B 0010 (5) A ^B 1001 (6) A<B 0
作业答案 3.5 有一个模块名为my_module，其输入/输出 端口情况如题图3.1所示，试写出模块Verilog HDL的描述框架，即模块的定义、端口罗列和端 口定义等。 module my_modudle( AIN, BIN, CIN, CLK, ENABLE, RESET DATA_OUT) Input[3:0] AIN; Input[2:0] BIN; Input[1:0] CIN; Input CLK, ENABLE, RESET; Output[4:0] DATA_OUT; …….
作业答案
3.10 定义一个任务，该任务能计算出一个八位变 量的偶校验位作为该任务的输出，计算结束后，经 过三个时钟周期将该校验位赋给任务的输出。
3.10 task parity(even_bit,odd_bit,input_bus); output even_bit,odd_bit; input[7:0] input_bus; reg even_bit, odd_bit,a； begin odd_bit = ^ input_bus; //产生奇校验位 a = ~odd_bit;end; //产生偶校验位 @（posedge clk) @（posedge clk) @（posedge clk) even_bit=a; end endtask
作业答案
3) 根据状态图，试对control进行Verilog描述. module control(CLK, STATUS, ADData, CS, CE, A0, RC, K12_8, ClkInc, rddata); input CLK, STATUS; //时钟信号和AD转换状态信号输入 input[7:0] ADData; //转换数据输入 output CS, CE, A0, RC, K12_8; // AD574控制信号 output ClkInc; //地址计数器时钟信号 output[7:0] rddata; //转换数据输出 parameter s0=0,s1=1,s2=2,s3=3,s4=4; reg[2:0] st; reg lock; reg CS, CE,RC;
作业答案 3.12 module mux4(clk,rst,A,B, C,D,sel,data_sel); parameter width = 8； input[width-1:0] A,B,C,D; input[1:0] sel; input clk,rst; output[width-1:0] data_sel ; wire [width-1:0] data_sel;
作业答案
5) 已知adram的端口描述如下，试用例化语句，对整个FPGA采 集控制模块进行Verilog顶层描述。顶层名为ADC574. module ADC574(CLK, STATUS, ADDATA, Cntclr, Rdaddr, CS, CE, A0, RC, K12_8, rddata); input CLK, STATUS; //时钟信号和AD转换状态信号输入 input[7:0] ADDATA; //转换数据输入 input Cntclr; //计数器清零信号 input[5:0] Rdaddr; // adram读数地址 output CS, CE, A0, RC, K12_8; // AD574控制信号 output[7:0] rddata; // adram读数据输出 wire ClkInc; wire[5:0] Wraddr; wire[7:0] r_data; wire wren;
AD574工作时序
作业答案
回答问题： • 1)试画出控制器Control模块的状态机的状态 图。 • 2)地址计数器每当ClkInc时钟上升沿到达，输 出地址加1，请对地址计数器模块（addrcnt） 进行Verilog HDL描述。 • 3)根据问题1)的状态图，试对控制器Control模 块进行Verilog HDL描述。 • 4) 已知adram的端口描述如下，试用例化语句 ，对整个FPGA采集控制模块进行顶层模块的 Verilog HDL描述（顶层名设为ADC574）。
作业答案
s2: if(!STATUS) st <= s3; else begin st <= s2; RC <=1'b1; CE<=1'b1; CS <=1'b0; lock <=1'b0;end s3: begin st <= s4;RC <=1'b1;CE <=1'b1;CS <=1'b0;lock <=1'b1;end s4: begin st <= s0;RC <=1'b1;CE <=1'b1;CS <=1'b0;lock <=1'b0;end default:st<=s0; endcase end
作业答案
作业： • 下图是一个A/D采集系统，要求设计其中的 FPGA采集控制模块，该模块由三个部分构 成：控制器（Control）、地址计数器（ addrcnt）、内嵌双口RAM（adram）。控 制器（control）是一个有限状态机，完成对 AD574的控制，和adram的写入操作。 adram是一个双口RAM IP核，在wren为’1’ 时允许写入数据。
作业答案 3.7 定义一个深度为256，位宽为8比特的寄存器型 数组，用for语句对该数组进行初始化，要求把所有 的偶元素初始化为0，所有的奇元素初始化为1。 3.7 ……. reg [7:0] stage [255:0] initial begin for(i=0;i<256;i=i+2) stage[i] = 0; for(i=1;i<256;i=i+2) state[i]=1; end
作业答案
3.6
#0 A=1’b0,B=1’b 1,C=2’b10, D=4’b1100, #10 A=1’b 1,B=1’b 0,C=2’b10, D=4’b1100, #30 A=1’b 1,B=1’b 0,C=2’b01, D=4’b1100, #42 A=1’b 1,B=1’b 0,C=2’b01, D=4’b1001.
作业答案
assign K12_8=1'b0; assign A0=1'b1; assign ClkInc=(lock==1'b1)?1:0; assign rddata=(lock==1'b1)?ADData:rddata; always@(posedge CLK) begin case(st) s0: begin st <= s1; RC <=1'b1; CE<=1'b0; CS <=1'b1; lock <=1'b0;end s1: begin st <= s2; RC <=1'b0; CE<=1'b1; CS <=1'b0; lock <=1'b0;end
作业答案
状态图: s0：初始状态，电路还未收到一个有效1 s1：收到一个1后的状态 S2：连续收到两个1后的状态 s3：连续收到三个1个后的状态
0/0 S0 0/0 0/0 1/1 S3 0/0 1/0 S2 1/0 S1
1/1
作业答案
module fsm(clk,reset, ina,out); input clk,ina; output out; reg out; parameter s0 = 2‘b00,s1 =2’b01, s2 =2‘b10,s3=2’b11; reg[0:1] state,next_state; always @ (posedge clk) begin if (!reset) state = s0 ; else state<=next_state; end always @ (state or ina) begin case(state ) s0:begin next_state=(ina)?s1:s0;out=0; end s1:begin next_state=(ina)?s2:s0;out=0; end s2:begin next_state=(ina)?s3:s0;out=0; end s3:begin next_state=(ina)?s3:s0;out=1; end endcase end endmodule
作业答案 3.6 在下面的initial块中，根据每条语句的执行时 刻，写出每个变量在仿真过程中和仿真结束时的 值。 initial begin A=1'b0; B=1'b1; C=2'b10; D=4'b1100; #10 begin A=1'b1;B=1'b0;end #15 begin C= #5 2'b01;end #10 begin D=#7 {A，B，C}; end end
FPGA采集控制
作业答案
• 下面表列出了AD574的控制方式（X表示任意信号）和控制 时序图(STATUS为高电平，FPGA等待A/D转换，STATUS 为低电平，A/D转换完成，数据输出有效)：
基于FPGA的数字音频处理系统设计与优化
基于FPGA的数字音频处理系统设计与优化在现代社会中，数字音频处理技术已经成为了音频产业中不可或缺的一部分。
为了满足人们对音质的要求和对特效的追求，基于FPGA的数字音频处理系统被广泛应用。
本文将以“基于FPGA的数字音频处理系统设计与优化”为题，从系统设计、优化和应用三个方面来探讨这个话题。
一、系统设计基于FPGA的数字音频处理系统设计是整个系统的关键。
首先，我们需要选择合适的FPGA芯片，考虑其资源、时钟频率、性能等因素，从而保证系统能够满足音频信号处理的需求。
其次，在设计过程中应考虑到音频接口的选取，如I2S接口，以保证音频数据的传输准确性。
此外，还需要设计适当的控制逻辑和硬件接口，以便与其他外设交互。
综合考虑这些因素，可以设计出一个完整的基于FPGA的数字音频处理系统。
二、系统优化系统优化是为了提高系统的性能和效率。
对于基于FPGA的数字音频处理系统而言，一方面可以通过优化硬件布局，例如合理安排模块的位置和连接，减少信号线的长度和相互干扰，以提高系统的抗噪声能力和稳定性。
另一方面，可以通过优化算法和处理过程，以减少资源消耗和延迟，提高系统的实时性。
此外，还可以应用并行计算和流水线技术，以加快处理速度。
三、系统应用基于FPGA的数字音频处理系统在很多领域都有广泛的应用。
首先，在音频录制和处理中，可以利用系统进行信号去噪、均衡、降噪等处理，提高音质和录音效果。
其次，在音乐制作和演奏中，可以利用系统实现声音特效、实时控制等功能，增加音乐的创新性和表现力。
此外，在通信领域中，基于FPGA的数字音频处理系统可用于语音编解码、降噪等处理，提高音频通信的质量。
总结：基于FPGA的数字音频处理系统的设计与优化，是一个复杂而又重要的课题。
通过合适的系统设计和优化，可以实现高性能、低延迟的数字音频处理系统。
这将为音频产业带来更多的可能性和发展空间。
相信随着技术的不断进步，基于FPGA的数字音频处理系统将会在未来得到更广泛的应用，并为人们带来更好的音频体验。
基于FPGA的DDC(数字下变频)设计与实现
在早期的雷达收发系统中，都是采用模拟器件来实现各个功能模块，设计过程中经常会出现温度漂移、增益变化等问题.相对于模拟电路来说，数字电路具有可自检、可编程等优点,上面所述的系统很多部分都已经逐步数字化.在数字化进程中,数字信号处理技术的应用也受到了雷达系统研究工作者的重视,成为相关积累(如FFT、数字滤波、脉冲压缩等）、非相关积累（视频积累）、目标检测以及图像处理等功能的技术保证。随着数字信号处理理论的不断成熟和完善，微电子技术的飞速发展，雷达技术和其它的电子信息化技术的发展，尤其是软件无线电技术的兴起，更加方便了雷达数字化系统的实现。在这样的发展趋势下，除了微波发射和射频部分，整个雷达系统将全部由数字电路实现，在数字信号处理的优势能得到全面的发挥的同时，还使具有体制标准化、系统数字化，功能模块化，低功耗，高度开放性以及灵活性等性能,这将成为了现代雷达系统的关键技术和发展趋势［]。在现今的高科技发展的时代,人们纷纷打起的信息战和电子战,雷达系统在其中扮演的角色尤为重要。为了能更好的适应现代战争的需求，对现今的雷达系统也提出抗干扰、反隐形，具有高分辨力以及强大的自我生存等能力，高要求的提出，使得雷达信号处理技术的研究也得到了快速的进步.目前雷达信号处理正在由视频处理阶段向中频处理阶段迈进,目的就是实现雷达中频以下的处理全部数字化，研究热点.
微系统设计、测试与控制
课程大作业之
基于FPGA的DDC(数字下变频）的设计与仿真
数字系统设计与Verilog HDL
数字系统设计与Verilog HDL（复习）EDA（Electronic Design Automation）就是以计算机为工作平台，以EDA软件工具为开发环境，以PLD器件或者ASIC专用集成电路为目标器件设计实现电路系统的一种技术。
1．电子CAD（Computer Aided Design）2．电子CAE（Computer Aided Engineering）3．EDA（Electronic Design Automation）EDA技术及其发展p2EDA技术的应用范畴1.3 数字系统设计的流程基于FPGA/CPLD的数字系统设计流程1. 原理图输入(Schematic diagrams )2、硬件描述语言 (HDL文本输入)设计输入硬件描述语言与软件编程语言有本质的区别综合（Synthesis）将较高层次的设计描述自动转化为较低层次描述的过程◆行为综合：从算法表示、行为描述转换到寄存器传输级（RTL）◆逻辑综合：RTL级描述转换到逻辑门级（包括触发器）◆版图综合或结构综合：从逻辑门表示转换到版图表示，或转换到PLD器件的配置网表表示综合器是能自动实现上述转换的软件工具，是能将原理图或HDL语言描述的电路功能转化为具体电路网表的工具适配适配器也称为结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件对CPLD器件而言，产生熔丝图文件，即JEDEC文件；对FPGA器件则产生Bitstream 位流数据文件p8仿真（Simulation）功能仿真（Function Simulation）时序仿真（Timing Simulation）仿真是对所设计电路的功能的验证p9编程（Program）把适配后生成的编程文件装入到PLD器件中的过程，或称为下载。
通常将对基于EEPROM工艺的非易失结构PLD器件的下载称为编程（Program），将基于SRAM 工艺结构的PLD器件的下载称为配置（Configure）。
实验五 74138译码器(基于FPGA)
实验五 74138译码器(基于FPGA)2014.11.19一、实验目的：1 、了解可编程数字系统设计的流程；2 、掌握Quartus II 9.0软件的使用方法；3 、掌握原理图输入方式设计数字系统的方法和流程；4、熟悉掌握集成译码器74LS138的应用。
二、实验设备：1、计算机：Quartus II 软件2、Altera DE0 多媒体开发平台3、集成电路：74LS138三、实验内容：74LS138译码器逻辑功能的测试：把译码器的输入接到拨码开关，输出端接8个LED灯，通过拨码开关改变输入的逻辑电平变化来观察LED输出情况，验证3线8线译码器的工作状态。
补充内容：a、74LS138 3-8线译码器b、引脚定义：C、74LS138逻辑功能表Quartus II 9.0编辑步骤：1、Creat a New Project(New Project Wizard)2、New Project Wizard:Directory,Name,Top_Level Entity3、New Project Wizard: Add Files4、New Project Wizard: Family & Device settings5、New Project Wizard: EDA Tool Settings6、Add new design file block diagram /schematic file7、Add new vector waveform file8、Input and output setting9、“Assignment”→“Setting10、“Processing”→“Start Simulation”之后进行FPGA芯片的编程与配置，将计算机与Altera DE0 多媒体开发平台通过数据线进行连接，通过拨码开关改变输入的逻辑电平变化来观察LED输出情况，验证3线8线译码器的工作状态。
基于CPLD-FPGA技术的数字系统设计研究
基于CPLD/FPGA技术的数字系统设计研究摘要：cpld/fpga是复杂的可编程逻辑器件，都是由pal、gal 等器件发展而来。
cpld/fpga技术的数字系统设计，主要包括设计面积和速度两个方面，该文主要通过资源共享设计和流水线设计等来研究cpld/fpga技术的数字系统设计，希望在应用中有一定的借鉴作用。
关键词：数字系统 cpld/fpga 设计中图分类号：tp332 文献标识码：a 文章编号：1674-098x（2013）02（c）-00-011 cpld/fpga技术cpld/fpga是复杂的可编程逻辑器件，属于规模化的集成电路的范畴。
目前，该技术的集成度已经达到200万门/片，融合了asic 高集成度的特点以及可编程逻辑器便于设计生产的特点，比较适用于开发小批量产品和样品的研究制造，缩短了产品上市的时间。
cpld内利用长度固定的金属线把各逻辑块连接起来，设计出的各种逻辑电路都可以很好的预测时间，有效地弥补了分段式互连结构在时序不完全预测中的缺点。
cpld的特点有编程灵活、设计开发周期短、集成度高、适用范围宽、工具先进、成本较低、不用测试、价格大众化等。
cpld在众多的电路设计规模比较大，所以在产品的设计和生产上得到广泛应用，可以说cpld适用于所有可以使用中小型数字系统的集成电路的场合。
目前，cpld技术的数字系统器件已经成为电子产品必要的组成部分，关于cpld的设计和使用是电子工程师一种必备的技能。
fpga也是由pal和gal等发展而来，它以半定制电路的形式在asic中出现，既弥补了定制电路的缺陷，又消除了可编程器件的缺点。
fpga主要由输出输入模块、可配置逻辑模块和内部连线构成，在编程方面不限次数。
fpga作为复杂的可编程逻辑器件，在结构上和传统逻辑电路以及pal和gal器件有着很大的不同。
fpga采用小型查找表进行组合逻辑，每一个查找表都通过输入端连接一个触发器，再由触发器驱动另外的逻辑电路，构成的这种基本的逻辑单元模块有组合逻辑功能和时序逻辑功能，不同的逻辑模块之间是由金属线连接在一起的。
基于fpga毕业设计
基于fpga毕业设计
基于FPGA（现场可编程门阵列）的毕业设计是一种通过使用FPGA芯片来实现特定功能的项目。
在毕业设计中，FPGA可
以用于开发和运行各种硬件电路和数字信号处理算法。
以下是一些可能的基于FPGA的毕业设计主题：
1. 数字信号处理器：使用FPGA开发一个高性能的数字信号
处理器，用于实现音频、图像或视频处理算法。
2. 高性能数据采集系统：设计和实现一个基于FPGA的高性
能数据采集系统，用于实时采集和处理大量传感器数据。
3. 实时图像处理算法：使用FPGA开发实时图像处理算法，
比如边缘检测、目标跟踪或图像增强。
4. 数字通信系统：设计和实现一个基于FPGA的数字通信系统，用于实时传输和处理数字信号。
5. 深度学习加速器：开发一个专用的深度学习加速器，利用FPGA的并行计算能力实现快速的神经网络推理。
6. 嵌入式系统设计：使用FPGA设计和实现一个嵌入式系统，可用于控制和监控特定的硬件设备或系统。
7. 高级计算机视觉系统：设计和实现一个高级计算机视觉系统，用于实时检测和识别复杂的视觉模式。
这些只是一些可能的毕业设计主题，实际的项目选择应根据个人兴趣、技术能力和导师建议进行。
在选定主题后，需要进行详细的设计和实现，在毕业设计中充分利用FPGA的可编程功能和高性能计算能力。
(完整word版)基于FPGA的数字通信系统报告
基于FPGA的数字通信系统设计指导老师：李东明项目负责人：何兴凯项目成员：杜川王光辉李莉玲摘要：设计并实现了了一种基于FPGA的片上数字通信系统。
系统主要由编译码模块，调制解调模块，频率合成模块，FIR数字滤波模块，位同步模块以及加密解密模块组成，由这些模块组成一个完整的通信系统片上系统。
一、项目背景在通信领域，尤其是无线通信方面，随着技术的不断更新和新标准的发布，通信系统也在朝着高速率，高质量，高可靠性等方向不断发展着。
但可以清楚地看到，当今动辄成百上千兆的数据流一股脑的涌进，任何一个高速数据传输系统的稳定性和安全性等方方面面都面临着极大的挑战，稍有考虑不周之处就会引起各种各样的问题，为了提高通信系统的稳定性，将系统构建在一个芯片的内部，即构建所谓的片上系统，应该可以大幅度提高系统的稳定性。
借助于通信原理以及EDA技术等课程的专业知识，设计了一个基于FPGA的数字通信系统，主要目的是在片上系统的设计思想指导下，设计并实现一个片上数字通信系统。
二、系统总体方案设计鉴于当前高速数字通信系统的设计方案大多是现场可编程门阵列（FPGA）加片外存储介质（SDRAM、SRAM、DDR等）的组合，本次设计方案同样采用这种组合方式，具体为一片FPGA、三片静态存储器（SRAM）和一片高速数据传输芯片。
FPGA具有管脚多、内部逻辑资源丰富、足够的可用IP核等优点，用作整个高速数字通信系统的控制核心极为合适，本方案中选用Altera公司的高性价比CycloneII系列FPGA芯片；静态存储用具有的一大优点就是数据读取速度快，且控制信号简单，易操纵，适用作高速数据存储介质，其处理速度和存储容量均满足系统设计的需要。
与传统的DSP（数据信号处理器）或DPP（通用处理器）相比，FPGA在某些信号处理任务中表现出非常强的性能，而单片机的处理也显然逊色很多。
以下为整体的系统流程图：图1 系统设计框图三、程序运行平台Quartus II 9.0；Nios II 9.0 IDE ；Alter SOPC Builder 等四、系统模块具体实现1、编译码模块：信源编码有两个基本功能：一是提高信息传输的有效性，二是模拟信号完成AD转换后，可以实现数字化传输。
基于FPGA的设计 正文
引言随着经济和科学技术的发展，电梯在高层建筑物的作用越来越凸出。
目前电梯主要分为机械系统与控制系统两大部份，而电梯的控制系统主要有三种控制方式分别是：继电路控制系统(“早期安装的电梯多位继电器控制系统)、基于FPGA控制系统、微机控制系统。
实现继电路控制系统方法很多，可以用标准逻辑器件、可编程序控制器PLC、单片机等方案来实现。
但是这些方法的功能修改及调试都需要硬件电路的支持，在一定程度上增加了功能修改及系统调试的困难,且该系统由于故障率高、可靠性差、控制方式不灵活以及消耗功率大等缺点，已渐渐被人民淘汰。
微机控制系统虽在智能控制方面有较强的功能，但也存在抗扰性差，系统设计复杂，一般维修人员难以掌握其维修技术等缺陷，没能广泛应用电梯中。
而基于FPGA的电梯控制系统由于可靠性高，使用维修方便，抗干扰性强,设计和调试周期较短等优点，在电梯控制中得到广泛应用，从而使电梯由传统的继电器控制方式发展为计算机控制的一个重要方向，成为当前电梯控制和技术改造的热点之一。
本文给出一个基于FPGA的6层自动升降电梯控制系统的设计方案。
它的设计是采用通俗易懂的Verilog HDL硬件描述语言使用EDA技术在Quartus II软件平台上设计完成，程序设计、编译以及时序仿真通过后再下载到开发板配合外围电路（模拟电梯的电路）来验证该系统的可行性。
这个系统分主要有6个模块，分别是键盘响应寄存处理模块、上升/下降请求寄存处理模块、电梯运行和停止处理模块、开门/关门与延时处理模块、电梯运行方向判断模块和电梯运行状态显示模块。
通过模块化设计不仅提高了程序编程错误的排查能力还提高了系统的可靠性。
1 概论1.1 电梯国内外现状1.1.1国内现状电梯作为中国对外最早的行业经过多年的发展，电梯产品无论在数量和质量都有了显著的提高，和国外产品差距越来越小。
考虑到经济性，现有国内的电梯控制系统，通常采用微机或可编程逻辑控制器对变频器进行多段速控制。
FPGA实验报告实验
西南科技大学实验报告课程名称：基于FPGA的现代数字系统设计实验名称：基于HDL十进制计数、显示系统设计姓名：学号:班级：通信1301指导教师：刘桂华西南科技大学信息工程学院制基于HDL十进制计数、显示系统设计一、实验目的1、掌握基于语言的ISE 设计全流程；2、熟悉、应用VerilogHDL描述数字电路；3、掌握基于Verilog的组合和时序逻辑电路的设计方法；4、掌握chipscope 片内逻辑分析仪的使用与调试方法。
二、实验原理1、实验内容：设计具有异步复位、同步使能的十进制计数器，其计数结果可以通过七段数码管、发光二极管等进行显示。
2、模块端口信号说明：输入信号：Clk_50m ---系统采样时钟clk -------待计数的时钟clr ---------异步清零信号，当clr=0，输出复位为0，当clr=1，正常计数ena---------使能控制信号，当ena=1，电路正常累加计数，否则电路不工作输出信号：q[6：0]---------驱动数码管，显示计数值的个位cout -----------1bit 数据，显示计数值向十位的进位COM-----------共阳级数码管,公共端（接地，参考开发板原理图3、以自顶向下的设计思路进行模块划分：整个系统主要设计的模块是：十进制计数模块和数码管驱动模块，由于实验板的按键为实现硬件防抖，则需要将按键输入的时钟clk，先通过消抖模块消抖后，再输出至后续使用。
1）十进制计数器模块设计输入: CLK -------待计数的时钟CLR ---------异步清零信号，当CLR =0，输出复位为0，当CLR =1，正常计数。
EN---------使能控制信号，当EN=1，电路正常累加计数，否则电路不工作输出：SUM[3:0]---------- 计数值的个位。
即，在CLK 上升沿检测到SUM=9 时，SUM 将被置0，开始新一轮的计数。
tc ------------计数值的十位进位，即：只有在时钟CLK 上升沿检测到SUM=9 时，TC将被置1，其余情况下TC=0;在设计中可以使用always，if-else-if语句实现，设计中注意不要在两个以上的always 模块中对同一个变量进行赋值，否则会产生多重赋值源（multi-source）的问题。
毕业设计177基于FPGA的CDMA数字基带收发系统
基于FPGA的CDMA数字基带收发系统——调制部分内容提要：CDMA( Code Division Multiple Access ）即码分多址接入技术，具有很强的抗干扰能力（信号隐蔽，抑制窄带干扰等）和保密性，地址改变也比较灵活。
我们在了解现代通信技术的发展、CDMA基本原理以及CDMA系统的工作过程的基础上，运用MAX+plusⅡ软件，通过编程在FPGA中实现了CDMA数字基带收发系统中的4路信息信号的扩频、编码调制。
系统首先将模数（A/D）转换器转换的4路数字信号通过Walsh码调制、PN码扩频、基带求和以及并串转换后得到基带信号，接收端通过相反的过程，解调出原数据信号，再通过数模（D/A）转换器，还原出原模拟信号。
本文给出了CDMA数字基带收发系统的软硬件设计方案。
并以Altera MAX+plusⅡ为硬件开发平台,利用FPGA实现了4路信息信号的扩频、编码调制。
关键词：FPGA Walsh码调制 PN码扩频基带求和并串转换Digital Base-band System of CDMA Based on FPGA—Modulation PartAbstract：CDMA (Code Division Multiple Access) has very strong ability of anti-jamming (signal covert, suppresses selective interference and so on) and keeping secrecy. It’s address changing is quite easy. Based on understanding the development of modern communication, the basic principle of CDMA and the work process of system, we utilize the MAX+plusⅡsoftware, realize 4 groups information signal’s widening frequency, the coding modulation and the demodulation by programming. In the CDMA numeral base band receiving and dispatching system, the dispatching system transforms 4 digital signals which have been switched by analog-digital (A/D) switch-box through the Walsh code modulation, the PN code spectrum-spread, the base band summation and the serial transformation at first, then the receiving part adopts the opposite process, demodulates 4 digital signals, gains the prime digital signals. The prime digital signals passes the digital-analog (D/A) switch-box, returns to the original simulated signals in the end.This article has produced the design proposal of the CDMA numeral base band receiving and dispatching system. And take Altera MAX+plusⅡas the platform of the hardware development. The system realizes the widening frequency, the coding modulation and the demodulation of 4 groups information signal by FPGA.Key words: FPGA the Walsh code modulation PN code spectrum-spread the base band summation the serial transformation.目录一、概述 (1)二、CDMA基本原理 (1)（一）引理 (1)（二）码分多址基本概念 (2)（三）沃尔什码 (3)（四）PN码 (4)三、CDMA数字基带收发系统调制部分主要模块及仿真 (6)（一）码发生器 (6)（二）WALSH码调制与扩频 (9)（三）CDMA基带收发系统内部结构 (9)四、硬件部分 (9)五、电路中延迟带来的问题和解决方案 (10)六、调试 (10)七、结束语 (11)八、感谢辞 (11)附录A (11)附录B (14)附录C (26)参考文献： (28)基于FPGA的CDMA数字基带收发系统——调制部分一、概述CDMA是码分多址的英文缩写(Code Division Multiple Access),它是在扩频通信技术上发展起来的一种新的无线电技术,其原理是将需传送的具有一定信号带宽的信息数据,用一个带宽远大于信号带宽的高速伪随机码进行调制,使原数据信号的带宽被扩展,再经载波调制并发送出去。