TSMC工艺的_版图教程
. . 目录 前端电路设计与仿真 ....................................................................................................................... 2 第一节双反相器的前端设计流程 ........................................................................................... 2 1、画双反相器的visio原理图 ....................................................................................... 2 2、编写.sp文件 ............................................................................................................... 2 第二节后端电路设计 ............................................................................................................... 4 一、开启linux系统 ......................................................................................................... 4 2、然后桌面右键重新打开Terminal .............................................................................. 6 双反相器的后端设计流程 ............................................................................................................... 7 一、schematic电路图绘制 ............................................................................................. 7 二、版图设计 ................................................................................................................. 21 画版图一些技巧： ......................................................................................................... 29 三、后端验证和提取 ..................................................................................................... 30 第三节后端仿真 ..................................................................................................................... 37 其它知识 ......................................................................................................................... 40 .
. 前端电路设计与仿真 第一节双反相器的前端设计流程 1、画双反相器的visio原理图 VDD
inM0M1
VDD
M2
M3outfa
图1.1 其中双反相器的输入为in 输出为out，fa为内部节点。电源电压VDD=1.8V，MOS管用的是TSMC的1.8V典型MOS管(在Hspice里面的名称为pch和nch，在Cadence里面的名称为pmos2v和nmos2v)。
2、编写.sp文件 新建dualinv.txt文件然后将后缀名改为dualinv.sp文件 具体实例.sp文件内容如下： .
. .lib 'F:\Program Files\synopsys\rf018.l' TT 是TSMC用于仿真的模型文件位置和选择的具体工艺角*****这里选择TT工艺角*********** 划红线部分的数据请参考excel文件《尺寸对应6参数》，MOS管的W不同对应的6个尺寸是不同的， 但是这六个尺寸不随着L的变化而变化。 划紫色线条处的端口名称和顺序一定要一致 MOS场效应晶体管描述语句：(与后端提取pex输出的网表格式相同) MMX D G S B MNAME
2.1、在windowXP开始--程序这里打开Hspice程序
2.2、弹出以下画面然后进行仿真 1、打开.sp文件
2、按下仿真按钮3、查看波形
存放.sp文件的地址
查看波形按钮按下后弹出以下对话框 .
. 单击此处
如果要查看内部节点的波形，双击Top处 单击这些节点即可查看波形
如果有多个子电路请单击此处的Top查看
如果要查看测量语句的输出结果请查看 .MTO文件(用记事本打开)
至此前端仿真教程结束 第二节后端电路设计 前序(打开Cadence软件) 一、开启linux系统
双击桌面虚拟机的图标 .
. 选择Power on this virtual machine 开启linux之后
在桌面右键选择 Open Terminal 输入 xhost local：命令 按回车
之后输入 su xue命令 按回车，这样就进入了xue用户 . . 1、输入命令加载calibre软件的license，按回车，等到出现以下画面再关闭Terminal窗口
2、然后桌面右键重新打开Terminal 进入学用户，开启Cadence软件，如下图
然后出现cadence软件的界面
关闭这个help窗口，剩下下面这个窗口，这样cadence软件就开启了 .
. [如果在操作过程中关闭了cadence，只需要执行步骤2即可，步骤1加载calibre的license只在linux重启或者刚开启的时候运行一次就可以了。]
双反相器的后端设计流程 一、schematic电路图绘制 1、注意---- 在Cadence中画schematic电路图时，每一个节点都需要命名，不然在参数提取之后没有命名的那些节点会被系统自动命名，导致用HSPICE查看内部节点波形时难以迅速找到自己需要的节点。
2、打开Cadence软件新建库和单元Cell View 用命令icfb&打开Cadence软件后弹出以下CIW窗口
选择Flie-New-Libirary之后弹出以下窗口
这里我们新建一个名为ttest的库。(注意：在新建library的时候要attach to an existing techfile) . . 点击OK以后弹出以下窗口
在technology library这里选择我们的TSMC库tsmc18rf 然后点击OK
在CIW窗口的tools菜单中选择第二个library manager之后弹出以下窗口
我们可以看到左边Library里面有我们之间建立的ttest库，用鼠标左键选择ttest，发现它的Cell和View都是空的。 然后在该窗口的File-New-Cell View新建一个单元Cell View
弹出以下窗口 在窗口的Cell name中输入我们需要取的名字，这里取的是dualinv。 点击OK后自动弹出画schematic的窗口 . . 3、画schematic电路图 点击上面的这个作图版面，在键盘上按快捷键i会出现添加器件的窗口
点击Browse后弹出以下窗口
这里选中TSMC的库tsmc18rf，在Cell中选中pmos2v，view中选中symbol 然后鼠标移到外面的画图板上，就会出现一个PMOS管，左键点击就可以放上去了，按ESC回到正常的光标状态。 .
. 同理，选中TSMC库中的nmos2v，就可以添加NMOS管。(按快捷键M，然后再点击一下（选中）器件即可以移动器件)
接下来修改MOS管的尺寸，我们看到上述MOS管的默认尺寸都是L=180n W=2u 我们这里将PMOS管修改为W=720n NMOS管修改为W=220n (注意：TSMC 0.18um库nmos2v和pmos2v最小的W只能设置到220nm，而不能设置到180nm)
鼠标左键选中一个器件(如M0)，然后按快捷键Q（property），出现以下调整MOS管属性窗口
在w(M)的文本框中修改前面的2u 修改成我们需要的720n 然后点击OK即可 同理修改NMOS管的W=220n。之后开始连线 按快捷键W（wire）即可
IC版图设计课程
目录第1章绪论 (1)1.1版图设计基础知识 (1)1.1.1 版图设计方法 (1)1.1.2 版图设计规则 (1)1.2标准单元版图设计 (2)第2章：D触发器介绍 (6)2.1 D触发器简介 (6)2.2维持阻塞式边沿D触发器 (6)2.3真单相时钟（TSPC）动态D触发器 (7)第3章 0.35um工艺基于TSPC原理的D触发器设计 (9)3.1电路原理图设计 (9)3.2 创建 D触发器版图 (10)3.3设计规则的验证及结果 (11)第4章课程设计总结 (13)参考文献 (14)第1章绪论1.1版图设计基础知识集成电路从60年代开始，经历了小规模集成,中规模集成，大规模集成，到目前的超大规模集成。
单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。
在整个设计过程中，版图（layout）设计或者称作物理设计（physical design）是其中重要的一环。
他是把每个原件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成几何连线图形。
对于复杂的版图设计，一般把版图设计分成若干个子步骤进行：划分为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。
版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。
布线完成模块间的互连，并进一步优化布线结果。
压缩是布线完成后的优化处理过程，他试图进一步减小芯片的面积。
1.1.1 版图设计方法可以从不同角度对版图设计方法进行分类。
如果按设计自动化程度来分，可将版图设计方法分成手工设计和自动设计2大类。
如果按照对布局布线位置的限制和布局模块的限制来分，则可把设计方法分成全定制（fullcustom）和半定制(semicustom)2大类。
而对于全定制设计模式，目前有3种CAD工具服务于他：几何图形的交互图形编辑、符号法和积木块自动布图。
对于两极运算放大器版图设计的例子，采用的是Tanner公司的LEdit软件。
这是一种广泛使用在微机上的交互图形编辑器。
集成电路版图设计 ppt课件
(b)
图8.3 交叠的定义
表8.5 TSMC_0.35μm CMOS工艺版图各层图形之间最小交叠
表 16.5 T SM C _0.35μ m C M O S 工 艺 版 图 各 层 图 形 之 间 最 小 交 迭
N _ w e ll A c tiv e P o ly P _ l\p lu s_ se le c t/N _ p lu s_ se l ect C o n ta c t M e ta l1 V ia 1 M e ta l2 E le c tro d e V ia 2 M e ta l3
MOS管的可变参数为：栅长(gate_length)、栅宽(gate_width) 和栅指数(gates)。
栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最 小值为2lambda=0.4μm。
栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为 3 lambda=0.6μm。
201010233636cmos差动放大器单元电路设计版图的过程vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outout图716画l型金属线作地线图717画出两只mcs3并将它们的栅漏和源极互连201010233737vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outout图718画出两只mn1并将它们的栅漏和源极互连cmos差动放大器单元电路设计版图的过程201010233838图719依次画出r1并联的两只msf1和并联的两只mcf1以及偏压等半边电路版图vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outoutcmos差动放大器单元电路设计版图的过程201010233939cmos差动放大器单元电路设计版图的过程vinvinqr1r2vddmn1mn2mps2mcs2mgcsmcf1mcf2msf1msf2outout图720通过对图819中半边版图对x轴作镜像复制形成的完整版图201010234040在正式用cadence画版图之前一定要先构思也就是要仔细想一想每个管子打算怎样安排管子之间怎样连接最后的电源线地线怎样走
tsmc 工艺流程
tsmc 工艺流程下载温馨提示：该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。
文档下载后可定制随意修改，请根据实际需要进行相应的调整和使用，谢谢!并且，本店铺为大家提供各种各样类型的实用资料，如教育随笔、日记赏析、句子摘抄、古诗大全、经典美文、话题作文、工作总结、词语解析、文案摘录、其他资料等等，如想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by the editor. I hope that after you download them, they can help yousolve practical problems. The document can be customized and modified after downloading, please adjust and use it according to actual needs, thank you!In addition, our shop provides you with various types of practical materials, such as educational essays, diary appreciation, sentence excerpts, ancient poems, classic articles, topic composition, work summary, word parsing, copy excerpts,other materials and so on, want to know different data formats and writing methods, please pay attention!台积电是全球领先的半导体制造公司，其工艺流程一直备受关注和研究。
CMOS工艺流程图剖面
Cross-Section
82
A Complete CMOS Inverter
Top View
Cross-Section
83
FET
Polysilicon SiO2 Diffusion
59
去除氮化硅和表面二氧化硅层。露出N型 阱区 域。(上述中曝光技术光罩与基片的距离 分为接触式、接近式和投影式曝光三种，常用 投影式又分为等比和微缩式。曝光会有清晰度 和分辩率，所以考虑到所用光线及波长、基片 表面平坦度、套刻精度、膨胀系数等)。
60
离子植入磷离子(+5)，所以出现多 余电子，呈现负电荷状态。电荷移动速 度高于P型约0.25倍。以缓冲氢氟酸液去 除二氧化硅层。
1
1) 简化N阱CMOS 工艺演示
2
氧化层生长
氧化层 P-SUB
光刻1，刻N阱掩膜版
3
掩膜版
曝光
光刻胶 光刻1，刻N阱掩膜版
4
氧化层的刻蚀
光刻1，刻N阱掩膜版
5
N阱注入
光刻1，刻N阱掩膜版
6
形成N阱
N阱 P-SUB
7
氮化硅的刻蚀
二氧化硅
掩膜版
光刻2，刻有源区掩膜版
N阱
8
场氧的生长
二氧化硅
57
在P阱区域植入硼(+3)离子，因硅为+4价， 所以形成空洞，呈正电荷状态。(离子植入时与 法线成7度角，以防止发生沟道效应，即离子 不与原子碰撞而直接打入)。每次离子植入后必 须进行退火处理，以恢复晶格的完整性。(但高 温也影响到已完成工序所形成的格局)。
58
LOCOS (local oxidation of silicon)选择性氧 化：湿法氧化二氧化硅层，因以氮化硅为掩模会 出现鸟嘴现象， 影响尺寸的控制。二氧化硅层在 向上生成的同时也向下移动，为膜厚的0.44倍， 所以在去除二氧化硅层后，出现表面台阶现象。 湿法氧化快于干法氧化，因OH基在硅中的扩散速 度高于O2。硅膜越厚所需时间越长。
CMOS集成电路版图TannerL-Edit设计入门
2019/12/3
(三)本课程所用规则的设计-4
铝引线孔距多晶硅最小距离5um Metal1 Contact to Poly spacing =5um
多晶硅对引线孔的最小覆盖2.5um Poly surround Metal Contact = 2.5um
压焊点100*100um*um,压焊点距电路 30um
2019/12/3
L-Edit画版图的详细步骤
1、将屏幕改为256色，打开L-Edit程序，系统自动将 工作文件命名为L ayout1.sdb； 2、选择save as命令，将文件另存为新文件名； 3、 取代设定：选择Replace setup命令，进行设计规 则取代(如果用其他设计规则，可以输入设计规则)； 4、编辑组件，进行环境设定：选择setup—design命 令对单位格点等进行设定； 5、选取图层;
2019/12/3
（二）例外情况的忽略（ignore）
采用此来设置一些可以忽略的情况，对于特定的规则设置才有用。
Coincidences 边界一致的可以被忽略. Intersections 物体之间交叉的 、If layer 2 completely encloses layer 1
Surround . Surround
2019/12/3
集成电路版图设计入门
钟福如 邮箱：zfr02s03tom 电子科技大学成都学院
主要内容：
2019/12/3
版图设计概念； 版图设计流程及在IC设计中的位置； Tanner版图流程举例（反相器等）。
版图设计概念
2019/12/3
定义：版图设计是创建工程制图（网表）的精确 的物理描述过程，而这一物理描述遵守有制造 工艺、设计流程以及通过仿真显示为可行的性 能要求所带来的一系列约束。
集成电路版图设计
Y
X
(a)
(b)
Metal3 Via2
Electrode Metal2
Via1
Metal1
Contact P_l\plus_sele
ct/N_plu s_select Poly
Active N_well
TSMC_0.35m CMOS工艺版图各层图形之间最小交叠
X Y
N_well Active Poly P_plus_select/ N_plus_select Contact Metal1 Via1 Metal2 Electrode Via2 Metal3 Glass
最小宽度(minWidth) 单位：lambda=0.2m
12 2 2 3 2*2(固定尺寸) 3 2*2(固定尺寸) 3 3 2*2(固定尺寸) 5
2. 最小间距(minSep)
间距指各几何图形外边界之间的距离
TSMC_0.35m CMOS工艺版图各层图形之间的最小间隔
Metal3 Via2
19
第7章 版图设计
7.1 工艺流程定义 7.2 版图几何设计规则 7.3 图元 7.4 电学设计规则 7.5 布线规则 7.6 版图设计 7.7 版图检查 7.8 版图数据提交
20
8.3 图元
• 电路所涉及的每一种元件都是由一套掩模决定的几何形状 和一系列物理、化学和机械处理过程的一个有机组合。
• MOS管的可变参数为：栅长(gate_length)、栅宽(gate_width)和 栅指数(gates)。
• 栅长(gate_length)指栅极下源区和漏区之间的沟道长度，最小值 为2 lambda=0.4μm。
• 栅宽(gate_width)指栅极下有源区(沟道)的宽度，最小栅宽为3 lambda=0.6μm。
CMOS版图设计技巧之一解读
集成电路版图设计
西南科技大学
实现源漏共用设计：晶体管有两 个端点A和V+，将它们在左边第一个栅的两边分 别标注。
NMOS版图
集成电路版图设计 西南科技大学
为了找到源漏共用的晶体管，建议把扩散区拆成 几段
集成电路版图设计
西南科技大学
改进：设法减小版图的面积。利用源漏共用，除去一些断 开点，试着连接V+端。 将第二个晶体管左右翻转。能达到的最好的结果：
集成电路版图设计
西南科技大学
二、棒状图（棍棒图）
如何才能容易的从电路图得到最有效的源漏共用版图
呢？——— 棒状图
棒状图的作用：
1、告诉器件的布局和连线关系，之后的工作是用实
际的器件和连线替代棒状图。
2、层之间的连接由“×”决定。表示对氧化层进行刻
蚀
集成电路版图设计 西南科技大学
倒相器
以倒相器为例 在设计中，P型器件通常放在一个共用的N阱 中，N型器件也被放置在一个共用的P阱中。
西南科技大学
集成电路版图设计
主讲 李斌
E_mail:bin_lichina@
信息类专业课程
集成电路版图设计 西南科技大学
内容
一、紧凑型版图 二、棒状图 三、CMOS主从触发器棍棒图的画法
集成电路版图设计
西南科技大学
一、紧凑型版图
经验法则：通过小的、易于理解的功能模块构造大 的设计。 设计目标是使版图紧凑，在设计器件时应尽可能利 用矩形。
集成电路版图设计
西南科技大学
MOS晶体管
1、用一条水平的棒状图形来表示P型扩散区并使其位于图的顶部， 以另一条水平的棒状图形表示N型扩散区并使其位于图的底部。 2、在棒状图中，多晶硅、扩散区以及连线都可以用一条简单的线 来表示 3、多晶硅与扩散区交叉的时候表示一个晶体管。通常棒状图中， 将p型器件放置在顶部，n型器件放置在底部。以“x”表示器 件接触点连接的位置。一两条平行的竖线表示扩散区断开点 的位置。
CMOS IC 版图设计技巧
CMOS IC 版图设计技巧1、布局要合理（1）引出端分布是否便于使用或与其他相关电路兼容，是否符合管壳引出线排列要求。
（2）特殊要求的单元是否安排合理，如p阱与p管漏源p+区离远一些，使βpnp↓，抑制Latch-up，尤其是输出级更应注意。
（3）布局是否紧凑，以节约芯片面积，一般尽可能将各单元设计成方形。
（4）考虑到热场对器件工作的影响，应注意电路温度分布是否合理。
2、单元配置恰当（1）芯片面积降低10%，管芯成品率/圆片可提高15~20%。
（2）多用并联形式，如或非门，少用串联形式，如与非门。
（3）大跨导管采用梳状或马蹄形，小跨导管采用条状图形，使图形排列尽可能规整。
3、布线合理•布线面积往往为其电路元器件总面积的几倍，在多层布线中尤为突出。
•扩散条/多晶硅互连多为垂直方向，金属连线为水平方向，电源地线采用金属线，与其他金属线平行。
•长连线选用金属。
•多晶硅穿过Al线下面时，长度尽可能短，以降低寄生电容。
•注意VDD、VSS布线，连线要有适当的宽度。
•容易引起“串扰”的布线（主要为传送不同信号的连线），一定要远离，不可靠拢平行排列。
4、CMOS电路版图设计对布线和接触孔的特殊要求（1）为抑制Latch up，要特别注意合理布置电源接触孔和VDD引线，减小横向电流密度和横向电阻RS、RW。
∙采用接衬底的环行VDD布线。
∙增多VDD、VSS接触孔，加大接触面积，增加连线牢固性。
∙对每一个VDD孔，在相邻阱中配以对应的VSS接触孔，以增加并行电流通路。
∙尽量使VDD、VSS接触孔的长边相互平行。
∙接VDD的孔尽可能离阱近一些。
∙接VSS的孔尽可能安排在阱的所有边上（P阱）。
（2）尽量不要使多晶硅位于p+区域上多晶硅大多用n+掺杂，以获得较低的电阻率。
若多晶硅位于p+区域，在进行p+掺杂时多晶硅已存在，同时对其也进行了掺杂——导致杂质补偿，使ρ多晶硅↑。
（3）金属间距应留得较大一些（3λ或4λ）因为，金属对光得反射能力强，使得光刻时难以精确分辨金属边缘。
CMOS版图工艺基础课件
• 使用n衬底p阱的工艺称P阱工艺。现代工艺出于牺牲PMOS性能来优化NMOS性能，所 以大多数工艺都是N阱工艺；也有同时使用N阱和P阱的工艺，称为双阱工艺。
去除氮化硅 和有源区的SiO2
• LOCOS （Local Oxidation of Silicon：硅的局部氧 化）： CMOS工艺最常用的隔离技术，以氮化硅为 掩膜实现了硅的选择氧化，在这种工艺中，除了形 成有源晶体管的区域以外，在其它所有重掺杂硅区 上均生长一层厚的氧化层，称为隔离或场氧化层。
• N阱和P衬底构成寄生二极管，在CMOS电路中衬底通常接最低电平，确保二极管处于反偏。
N阱的作用 主要作用制造PMOS； 掺杂浓度较低，电阻率较高，可用于制造电阻，称为阱电阻； N阱可以和衬底构成二极管，可用于制造寄生PNP管。
N阱的制作 • 硅片涂胶后，通过N阱掩模版，将硅片放在光线下，通过显影去掉被光照的光刻胶； • 氧化层生长
六次光刻
接触孔的版图示例
金属层的概念及制造 • 接触孔硅化后，在晶圆上淀积掺铜的铝层，淀积金属后的晶圆涂上光刻胶并采用金属掩 模版光刻，去除不需要的金属，形成互连结构。
七次光刻
金属层的版图示例
通孔VIA的概念及制造
• 层间介质充当各层金属以及第一层金属与硅之间的介质材料。层间介质上有许多小的通 孔，这些层间介质为相邻的金属层之间提供了电学通道。通孔中常用导电金属（比如钨） 来填充，形成金属层间的电学通路。
有源区（薄氧区）的概念
• 源区、漏区、沟道区合称MOS管的有源区，有源区之外的区域定义为场氧区（Fox）。 有源区跟场氧区之和就是整个芯片表面，即 Active + Fox = Surface。
CMOS工艺流程版图剖面
P sub. 〈100〉
形成N阱
– 初始氧化，形成缓冲层，淀积氮化硅层
– 光刻1，定义出N阱
– 反应离子刻蚀氮化硅层 – N阱离子注入，先注磷31P+ ，后注砷75As+
41
N阱 P sub. 〈100〉
形成P阱
– 在N阱区生长厚氧化层，其它区域被氮化硅层 保护而不会被氧化 – 去掉光刻胶及氮化硅层 – P阱离子注入，注硼
甘油
甘油
55
然后在表面氧化二氧化硅膜以减小 后一步氮化硅对晶圆的表面应力。 涂覆光阻(完整过程包括，甩胶→预 烘→曝光→显影→后烘→腐蚀→去除光 刻胶)。其中二氧化硅以氧化形成，氮化 硅LPCVD沉积形成(以氨、硅烷、乙硅烷 反应生成)。
56
光刻技术去除不想要的部分，此步骤为定 出P型阱区域。 (所谓光刻胶就是对光或电子束 敏感且耐腐蚀能力强的材料，常用的光阻液有 S1813,AZ5214等)。光刻胶的去除可以用臭氧 烧除也可用专用剥离液。氮化硅用180℃的磷酸 去除或含CF4气体的等离子刻蚀 (RIE)。
P+
掩膜版
光刻4，刻P+离子注入掩膜版
N阱
15
N+离子注入
N+
光刻5，刻N+离子注入掩膜版
N阱
16
生长磷硅玻璃PSG
PSG
N阱
17
光刻接触孔
光刻6，刻接触孔掩膜版
N+
P+
N阱
18
刻铝
光刻7，刻Al掩膜版
Al
N阱
19
刻铝
VSS
Vo
VDD
N阱
20
钝化层
光刻8，刻压焊孔掩膜版