数字中频的基本原理和FPGA的实现
数字中频的基本原理和FPGA的实现 1．基本原理 数字中频主要分两部分，数字上变频（DUC）和数字下变频(DDC)。它们的主要功能是相反，但原理和实现的方法是十分相似。在R8905项目中由于采用了零中频技术，数字上变频和下变频有一些差别，数字上变频没有了NCO模块。另外为了降低输出信号的峰均比又加入了削峰模块CFR,而CGC模块的引入则是补偿削峰所引起的功率损失。
CPRI接口处理RCF 2倍内插HB2倍内插CFRCGCCIC54倍内插
3.84M7.68M15.36M61.44M
图1 数字上变频模块框图 在数字下变频中RSSI模块是信号的功率检测模块，它配合AGC电路将信号的输出功率稳定在一定范围内。
NCOCIC54倍抽取HB2倍抽取RRCAGC
RSSI61.44M15.36M7.68Mcpri
图2 数字下变频模块框图 在DDC和DUC中主要使用3种滤波器分别是RRC,HB和CIC，它们个自有个自的特点。 RRC滤波器一般来讲阶数比较多，多用于低频处。由于它的阶数比较多，所以可以得到比较锐利的带通特性，但它所用的乘法器比较多。CIC滤波器不需要乘法器，但它的带内不是很平坦，适合用在高频处。而HB滤波器的特性正好在它们之间，它有约一半的系数是0可以讲乘法器的个数减少一半。 削峰模块CFR实际上也是一组滤波器，它的功能是将CDMA信号中的峰值信号减小一些，以减小输出信号的峰均比，使射频功率放大器的效率更高。削峰的模块框图如图3 图3 单级削峰示意图 削峰的原理是这样的一个复信号(I,Q)如果它的模大于某个门限，就将其减去这个门限得到一个复信号(dI,dQ),否则(dI,dQ)＝(0,0)。将(dI,dQ)送到fir滤波器中，fir滤波器是一个低通滤波器将峰值限定在一定的带宽内，防止影响临道。将原信号(I,Q)减去滤波后的信号(fir_i,fir_q)就得到了削峰的值。如果有必要这这样的削峰可以连续做几次，在R8905设计中削峰用了两次。 2． 滤波器的设计 由于在滤波的同时还有内插和抽取，所以充分利用这一特性可以减少FPGA使用的资源。另外滤波器的系数一般都是对称的，可以将头和尾的数相加再乘滤波器的系数，这样可以大大减少乘法器的使用。以R8905中的上变频RRC为例来说明： 设a(n)为RRC滤波器的系数而x(n)为3.84M输入数据则考虑了内插后的滤波器的数学表达式为 y=a(0)*x(n)+a(1)*0+a(2)*x(n-1)+.........+a(n-1)*0+a(0)*x(0) =a(0)*(x(n)+x(0)) +a(2)*( x(n-1)+x(1))...... 其FPGA实现的逻辑框图如下 图4 DUC RRC滤波器实现逻辑图 其中使用了4个乘法器和四个RAM以及一个ROM来存数据。RRC_CTR_6144模块控制这些乘法器和ROM。参考代码如下： ////////////////////////////////////////// ////////////////////////////////////////// // Date : Sat Jul 21 10:51:51 2007 // // Author : duan chenghong // // Company : zte // // Description : // RRC滤波器用了4个RAM和4个乘法器完成IQ两路的滤波功能， // I,Q的处理方法完全相同。数据同时写入4个RAM中，但读的地址不// 同，由于RRC滤波器的系数是对称的所以读RAM的地址也是对称的，将地址 // 对称的RAM读出数相加再和RRC滤波器系数相成再累加就可以得到最后的结果 ////////////////////////////////////////// ////////////////////////////////////////// module rrc_ctr_6144 (waddr, raddr0, raddr1, raddr2, raddr3, clk, reset, data_en, dat0_out, dat1_out, dat2_out, dat3_out, coef, raddr_coef, ih, il, qh, ql, coef_h, coef_l, mih, mil, mqh, mql, idat, qdat, rrc_en); output [5:0] waddr ; reg [5:0] waddr ; output [5:0] raddr0 ; wire [5:0] raddr0 ; output [5:0] raddr1 ; wire [5:0] raddr1 ; output [5:0] raddr2 ; wire [5:0] raddr2 ; output [5:0] raddr3 ; wire [5:0] raddr3 ; input clk ; wire clk ; input reset ; wire reset ; input data_en ; wire data_en ;
input [31:0] dat0_out ; wire [31:0] dat0_out ; input [31:0] dat1_out ; wire [31:0] dat1_out ; input [31:0] dat2_out ; wire [31:0] dat2_out ; input [31:0] dat3_out ; wire [31:0] dat3_out ; input [31:0] coef ; wire [31:0] coef ; output [3:0] raddr_coef ; wire [3:0] raddr_coef ; output [16:0] ih ; reg [16:0] ih ; output [16:0] il ; reg [16:0] il ; output [16:0] qh ; reg [16:0] qh ; output [16:0] ql ; reg [16:0] ql ; output [15:0] coef_h ; wire [15:0] coef_h ; output [15:0] coef_l ; wire [15:0] coef_l ; input [32:0] mih ; wire [32:0] mih ; input [32:0] mil ; wire [32:0] mil ; input [32:0] mqh ; wire [32:0] mqh ; input [32:0] mql ; wire [32:0] mql ; output [15:0] idat ; reg [15:0] idat ; output [15:0] qdat ; reg [15:0] qdat ; output rrc_en ; reg rrc_en ; assign coef_h=coef[31:16]; assign coef_l=coef[15:0];
reg [3:0] cnt; always@(posedge clk or negedge reset) if(~reset) waddr<=0; else if(data_en) waddr<=waddr+1'b1;
always@(posedge clk or negedge reset) if(~reset) cnt<=0; else if(data_en) cnt<=0; else cnt<=cnt+1'b1;
assign raddr_coef = cnt[3]?cnt-3:cnt-1'b1; //系数的地址 assign raddr0 =cnt[3]?waddr-23+cnt[2:0]:waddr-23+cnt[2:0]-1; assign raddr1 =cnt[3]?waddr-23+cnt[2:0]+6:waddr-23+cnt[2:0]+6-1; assign raddr2 =cnt[3]?waddr-cnt[2:0]-1:waddr-cnt[2:0]-1 ; assign raddr3 =cnt[3]?waddr-cnt[2:0]-6-1:waddr-cnt[2:0]-6-1 ; // 4个RAM的读地址 always@(posedge clk or negedge reset) if(~reset) ih<=0; else ih<={dat0_out[31],dat0_out[31:16]}+{dat2_out[31],dat2_out[31:16]};
always@(posedge clk or negedge reset) if(~reset) il<=0; else il<={dat1_out[31],dat1_out[31:16]}+{dat3_out[31],dat3_out[31:16]};
always@(posedge clk or negedge reset) if(~reset) qh<=0; else qh<={dat0_out[15],dat0_out[15:0]}+{dat2_out[15],dat2_out[15:0]};
always@(posedge clk or negedge reset) if(~reset) ql<=0; else ql<={dat1_out[15],dat1_out[15:0]}+{dat3_out[15],dat3_out[15:0]}; //为防止相加溢出，补一位
wire [35:0] ex_mih,ex_mil,ex_mqh,ex_mql; assign ex_mih=mih[32]? {3'b111,mih}:{3'b000,mih}; assign ex_mil=mil[32]? {3'b111,mil}:{3'b000,mil}; assign ex_mqh=mqh[32]? {3'b111,mqh}:{3'b000,mqh}; assign ex_mql=mql[32]? {3'b111,mql}:{3'b000,mql}; //为防止累加溢出，补3位
基于FPGA的数字中频接收和恢复系统设计
ｐ ｒｍｅ ｔ ｅ ｆ ｈ ｔｔｅ ｓ ｓｅ ｈ ｓｔ ｅ ａ ｖ ｎａ ｅ ｆｇ ｏ ｅ ｌｔ ｅｆｒ ｎ ｅ， ｌｗ ｂ ｔｅ ｒｒｒｔ ｅ ｉ ｎ ｓｖ ｒ ｙ ｔ ａ ｈ ｙ ｔｍ ａ ｈ ｄ ａ ｔ ｇ ｓｏ ｏ ｄ ｒ ａ—ｉ ｐ ｒｏｍａ ｃ ｉ ｍｅ ｏ ｉ ｒｏ ａｅ， ｇ ｏ ｔｂｌ ｙ ｏ ｄ ｓａ ｉｉ ｔ
介绍一种数 字中频恢复 系统 ，该 系统分为光 纤接 收单元 、Ｆ Ｇ Ｐ Ａ核 心单元和 Ｑ Ｕ Ｄ Ｃ单 元。光纤接 收单元
采 用高速 串行 器／ 串器 Ｔ Ｋ１０ ，完成 高速 串行数 据 的 串行 转换 。Ｆ Ｇ 解 Ｌ ５１ Ｐ Ａ核 心 单元 对 数据 进 行解 码 、检 验 、配置
Ｔ Ｋ ５ １ Ａ ９ ５ 。Ｑ Ｕ Ｌ １０ 和 Ｄ ９ ７ Ｄபைடு நூலகம்Ｃ单 元 实现 基 带信 号 的 上 变 频 和 Ｄ Ａ 转 换 。测 试 结果 证 明 ， 系统 具 有 实 时 性 好 、工 作 稳 定 、 ／
抗干扰性强的优点。
关 键 词 光 纤 传 输 ；Ｆ Ｇ Ｐ Ａ；数 字上 变频 器
字信 号处 理 、 软件 无 线 电等领 域 。在 现 在 的雷 达 系统
中， 高速高宽带是现行 的趋势 ， 传统的并行传输技术由 于存在 码 间 串扰 、 串音干 扰和 直流偏 移等 缺 点 ， 以满 难 足高 速高 带宽 的传 输要求 。 目前 国 内外有 关 雷达 高速
基于FPGA IP核的中频接收与脉压设计
其精度只取决于数据的位数 ， 不受温度 、 元件个体差异 的影响 ， 因此在 ，Ｑ两路数 据的幅度一致性和相位正 、 交 性 上都 远 比模 拟方 法要 好 。具体 原理 见 图 １ 。
４ Ｅ Ｓｉ ， ８ ｌｅ 每个 包 含 一 个 ２ ｃ ５×１ 乘 法 器 、 个 加 法 ８位 一 器 和一 个 累 加 器 … 。这 意 味 着 Ｆ Ｇ 能 够 代 替 Ｄ Ｐ ＰＡ Ｓ 或某 些 专用 芯 片 ， 现数 字信 号处 理 中某 些 关键 的 、 实 运 算密 集 型 的算 法 。较 之 Ｄ Ｐ， Ｆ Ｇ Ｓ 用 Ｐ Ａ实 现 这 些算 法 ， 可 以利用 其并 行 特性 获 得 比 Ｄ Ｐ更 好 的 实 时性 能 ； Ｓ 而 且 ＦＧ Ｐ Ａ集成 度 高 ， 以克服 专用 芯 片给 Ｐ Ｂ 印制 电 可 Ｃ （ 路板 ） 设计 带来 的复杂 性 。 利用 Ｆ Ｇ Ｐ Ａ实 现 运 算 量 大 、 复 性 强 和 结 构 简 单 重 的算法 ， 以方 便 地 采 用模 块 化 的 Ｉ 。 采用 Ｉ 可 Ｐ核 Ｐ核
第３ ４卷第 １ １期 ２０ ０ ８年 １ 月 １
电 字 工 程 师
ＥＬＥＣＴＲＯＮＩ ＥＮＧＩ Ｃ ＮＥＥＲ
Ｖｏ ． ４ Ｎｏ １ １３ ． ｌ ＮＯ ．２ ｏ Ｖ ０８
基 于 Ｆ ＧＡ Ｉ Ｐ Ｐ核 的 中频 接 收 与脉 压 设 计
刘 星 ， 笛 ， 吕 卢再 奇
近年 来 Ｆ Ｇ Ｐ Ａ技 术 的 发 展 ， 块 Ｆ Ｇ 芯 片 中不 一 ＰＡ
检 波技术 中的低 通滤波法类 似 ， 先将数 字 中频信 号
［ 与 Ｎ Ｏ产生 的正 交本 振信 号 混频 ， 去载 频 ， ］ Ｃ 移 再 在混 频后 的每一 路 上 ， 同样 的低 通 滤 波 器 滤 除 高频 用 分量 ， 到 ，Ｑ两路 数据 。此 原理 采 用数 字方 法实 现 ， 得 、
基于FPGA的DDC(数字下变频)设计与实现
在早期的雷达收发系统中，都是采用模拟器件来实现各个功能模块，设计过程中经常会出现温度漂移、增益变化等问题.相对于模拟电路来说，数字电路具有可自检、可编程等优点,上面所述的系统很多部分都已经逐步数字化.在数字化进程中,数字信号处理技术的应用也受到了雷达系统研究工作者的重视,成为相关积累(如FFT、数字滤波、脉冲压缩等）、非相关积累（视频积累）、目标检测以及图像处理等功能的技术保证。随着数字信号处理理论的不断成熟和完善，微电子技术的飞速发展，雷达技术和其它的电子信息化技术的发展，尤其是软件无线电技术的兴起，更加方便了雷达数字化系统的实现。在这样的发展趋势下，除了微波发射和射频部分，整个雷达系统将全部由数字电路实现，在数字信号处理的优势能得到全面的发挥的同时，还使具有体制标准化、系统数字化，功能模块化，低功耗，高度开放性以及灵活性等性能,这将成为了现代雷达系统的关键技术和发展趋势［]。在现今的高科技发展的时代,人们纷纷打起的信息战和电子战,雷达系统在其中扮演的角色尤为重要。为了能更好的适应现代战争的需求，对现今的雷达系统也提出抗干扰、反隐形，具有高分辨力以及强大的自我生存等能力，高要求的提出，使得雷达信号处理技术的研究也得到了快速的进步.目前雷达信号处理正在由视频处理阶段向中频处理阶段迈进,目的就是实现雷达中频以下的处理全部数字化，研究热点.
微系统设计、测试与控制
课程大作业之
基于FPGA的DDC(数字下变频）的设计与仿真
中频软件无线电系统的FPGA实现方案
通 信 ， 短系统 的开发 周期和 降低运营 商的成本 ． 缩 现
已成为 ３ Ｇ和 ４ Ｇ所 采 用 的 一 项 关 键 技 术 。
本文研 究 了中频软 件无 线 电 的实 现方 案 ， 并设 ｉ ｊ垂于 Ｆ Ｇ 的通 用 硬件 平 台。在 此 平 台上 ． ｝ ＰＡ 通 过 Ｊ＿ 下 载软件 ， 时实 现 了软 件 无 线 电 中频至 ’机 （ 实
维普资讯
船 礼 技 ２２ 第 期 ０ 年 １ ０
文 章 编 号 ：０ １ ９ Ｘｃ０ ２ ０ —０ ５ ｔ ０ —８ ３ ０ ） １ ０ ９—０ ２ ５
ＲＳ ＲＩ ＥＥ０ＭＮ Ｅｑ Ｃ ＆ＤＶＩＩ Ｅ发 Ｉ ｔ Ａ 与下 研 开 究 Ｐ
中频软件无 线电系统的 Ｆ Ｇ Ｐ Ａ实现方案
ｒｓ ａｃ ｅｄ Ｉ ｈｓｐ ｐ ｒ ｈ ＧＡ ｉ ］ ｍｅ ｔｔ ｒ ｃ ￣ ｌ ｆＩ ｏ ｔ＇ｔ ａ ｉ ｓ ｄｓ ｕ ｓ ｄ．Ｂ ｓｄ ｏ ｈ ｅ ｅ ｒ ｈ ｆ ｌｓ ｎ ｔ ｉ ａ ｅ ，ｔｅ ＦＰ ｍｐｅ ｎａｉ ￣ｓ ｈ ｎ ｅｏ Ｖ ｓ ．ａｅｒ ｄｏ ｉ ｉｃ ｓ ｅ ｉ ｏ ｆ ａ ｅ ｎ ｔｅ ｓ ｈ ｍｅ，ｔｅ ｕ ｉ ｅｓ ｌｈ ｒ ｗ ｒ ｌｆｏ ￣ ｏ Ｆ ｓ￣ｗａｅ ｔｄ ｏｉ ｅ ｉｎ ｄ ａ ｄ ｉ ｌｍｅ ｅ ｃｅ ｈ ｎ ｖ ｒａ ａ ｄ ａ ｅ ｐａ ｎ ｔ ｆＩ ｘ ｔ ｒ ￣ ｉ ｓｄ ｓｇ ｅ ｎ ｍｐ ｅ ｍ ｄ． （
Ｋｅ ｒ ｓ Ｓ ｆｗａｅ ｒ ｄｏ； Ｆ ｙ ｗｏ ｄ ： ｏ ｔ ｒ ａ ｉ ＰＧＡ ； Ｗ ａ ｅｏｍ ｒｃ ｓ ｏ ；Ｓ ｈ ｍｅ ｖ ｆｒ ｐ ｏ ｅ ｓ ｒ ｃ ｅ
互 连 巨通 且 还 可 以 现 场 开 发 瓤 帔 形 ＝在 商 业 方 而
基于FPGA的宽带信号数字下变频设计与实现
Ｄｅ ｇ Ｌ ｎ，Ｋａ ｇ Ｈｕ ｉ ｉ ｉＨｏ ｇ ｏ，Ｙ ｈ Ｌ ｎ ｎ ａ ｎ ａ ｑ ，Ｌ ｎ ｂ ａ ｉ
（ ｎｖ ｓｙｏ ｌ ｔ ｎ ｃ ｎｅａ ｄＴｃｎ ｌ ｙｏ Ｃ ｉａ ｈｎ ｄ １７ １ Ｕ ｉ ｒ ｔ ｅ ｒ ｉ Ｓｉ ｃ ｎ ｅｈ ｏ ｇ ｈｎ ，Ｃ ｅｇ ｕ６ １ ３ ） ｅ ｉ ｆＥ ｃ ｏ ｃ ｅ ｏ ｆ
ｗｈ ｃ ａ ａｉｆ ｅ ｕ ｒ ｍｅ ｔ ｆｒ ａ —ｉ ｒ ｃ ｓｉ ｇ ｂｅ ａ ｓ ｆｌ ｗ ｅ ｏ ｒ ｅ ｏ ｃ ｐ ｎ ｙ ｒ ｔ ｎ ｈ ｒ ｒ ｃ ｓ ｉ ｇ ｉｈ ｃ ｎ ｓ ｔｓｙ ｒ ｑ ｉｅ ｎ ｓｏ ｅ ｌｔｍｅ ｐ ｏ ｅ ｓｎ ｃ ｕ ｅ ｏ ｏ ｒ ｓ ｕ ｃ ｃ ｕ ａ ｃ ａｅ ａ ｄ ｓ ｏｔｐ ｏ ｅ ｓｎ ｔｍｅ ｄ ｌ ｙ ｉ ｅａ ． Ｋｅ ｗｏ ｄ ｙ ｒ ｓ：ｐ ｌｐｈ ｓ ｌｅ ；ｄ ｓｒｂ ｔ ｄ ａ ｇ ｒｔ ｍ ；ＤＤＣ；ＦＰＧＡ ｏ ｙ ａ ｅ ｆ ｔｒ ｉｔ ｕ ｅ ｌｏ ｈ ｉ ｉ ｉ
１ 引言
针对数字化雷达接收机采样前端 ， 目前市面上 已经 出现 了很 多超 高速 多 比特 的 ＡＩ 采样 芯片 ， Ｄ 其
采样 速度 可达 到几 个 Ｇｐ ， 由此 带来 的 问题 就 是 ｓｓ而
搬 移 ， 由低 通滤 波 器 滤 波后 ， 行 多 倍 抽取 ， 到 再 进 达
降速的效果 。对于宽带信 号， 经过 高速 Ａ Ｄ采样 ／ 后， 数据速率可达几 Ｇｐ ， ｓｓ 由于常规的数字 下变频 方法 ， 工作速 率 与 Ａ Ｃ输 出数据 的速 率一致 ， Ｄ 而
ＦＧ Ｐ Ａ器 件 无 法 达 到 如 此 高 的运 行 速 度 ， 因此 采 用 常规 的数 字 下变频 方法无 法 实现对 宽带 中频信 号 的
数字中频的设计_完全版
电信科学技术研究院硕士学位论文
-2-
数字中频技术在 TD-SCDMA 基站系统中的应用和实现
§1.3 数字中频的优点
§1.3.1 传统超外差射频收发信机
传统的超外差结构的射频接收机和发射机如图 1-1 所示：
一次混频
带通 低噪声 滤波器 放大器
带通 滤波器
放大器
射频本振
二次混频 A/D I
cos
中频本振 sin
I/Q 信号幅度不平衡
电信科学技术研究院硕士学位论文
-3-
第一章 前言
幅度不平衡是由于 I/Q 是两路经过各自独立的信道进行处理所引起的；幅度 不平衡引起信号失真，如图 1-2 所示。
码片速率 码道间隔 基本帧长 多址方式 话音业务 数据业务
功率控制 调制方式 切换方式
1.28MHz 1.6MHz 5ms CDMA+TDMA+SDMA 8/12.2kps 移动环境下可达到 384kbps 非对称业务可达到 2Mbps 闭环功率控制和开环功率控制
FPGA_ASIC-数字差分BPSK扩频接收机的设计与FPGA实现
数字差分BPSK扩频接收机的设计与FPGA实现摘要：本文提出了一种全数字差分BPSK扩频接收机的实现方案，通过Simulink仿真验证了该方案具有较低的误码率。
然后利用Verilog硬件描述语言编程，通过了综合和仿真验证，最后在Xilinx公司FPGA上实现了整个系统。
该系统经过优化设计，具有易于硬件实现，占用芯片资源少等优点，对实际工程有一定的指导意义。
关键字：FPGA，扩频，同步，数字差分，BPSK，接收机，可编程逻辑1引言随着软件无线电技术的发展，传统的基于复杂模拟硬件的接收设备逐渐向数字IC 产品过渡，而FPGA作为ASIC产品原型设计的可编程逻辑器件，以其丰富的逻辑资源和可重新配置的优势，成为人们前期研究与开发的重要手段。
因此，在可编程逻辑器件上实现数字扩频接收机关键技术进行研究，具有重要的应用价值。
本文给出了一种数字差分BPSK直接序列扩频接收机的方案，并通过simulink进行了仿真，同时本文深入探讨了方案中的关键技术在FPGA中的实现结构，在保证系统稳定性，和不影响系统性能的前提下降低硬件复杂度的问题上提出了FPGA实现方案，并最终在Xilinx XC2V500 FPGA上实现了整个系统，对工程实践有一定的指导意义。
2. 数字差分BPSK扩频接收机的结构与实现数字BPSK扩频接收机原理图见图1，系统主要可以分为三个部分：解调电路、PN 码捕获电路和PN码跟踪电路。
图1 数字差分BPSK扩频接收机原理图通过Simulink仿真该系统，同时结合Xilinx公司FPGA特点，对硬件电路实现进行探讨，在保证系统性能的前提下，减小硬件实现复杂度。
下面将具体介绍电路各部分原理与硬件实现。
2.1 数字解调BPSK信号的解调通常采用相干解调的方式，已经证明跟踪低信噪比的抑制载波信号的最佳装置是Costas环及平方环[1]，并且这两种结构是等效的，在数字域中通常采用Costas环实现载波同步。
Costas环电路结构见图1解调电路，电路各部分实现如下。
基于FPGA的AIS中频收发信机设计及实现
２１ ００年 ８ 月
电讯技术
Ｔ ｌｃ ｍｍｕｎｃ ｔｏ ｇｎ ｅｉ ｇ ｅｅ ｏ ｉａｉ ｎ Ｅｎ ｉｅ ｒｎ
Ｖ０ ． ０ Ｎｏ ８ １５ ．
Ａｕ ｇ．２ ０ ０１
文章 编号 ：０ １ ９ Ｘ（０ ０ ０ ０ ２ １０ —８ ３ ２ １ ｝８— １９—０ ５
Ｄｅ ｉ ｎ ａ ｄ Ｉ ｐ ｅ ｅ ｔ ｔｏ ｆａ Ｓ Ｉ ａ ｓ ｅｖ ｒ ｓｇ ｎ ｍ ｌ ｍ ｎ ａ ｉ ｎ ｏ ｎ ＡＩ Ｆ Ｔｒ ｎ ｃ ｉ ｅ
Ｂａ ｅ ｎ ＦＰＧＡ ｓｄｏ
Ｚ ＨＥＮＧ ｉ ＺＨＯＮＧ ｅ Ｌ ， （ ｏｔ ｅｔ ｈｎ ｓｔｔ ｏ ｌ ｔ ｎｃ ｅｈｏｏｙ ｈ ｎｄ １０ ６ ｈ ａ Ｓｕｈ ｓ Ｃ ｉａＩ ｔｕｅ ｆ ｅ ｒ ｉ ｃｎ ｌ ，Ｃ ｅｇｕ６ ０ ３ ，Ｃ ｉ ） ｗ ｎ ｉ Ｅ ｃｏ Ｔ ｇ ｎ
用芯 片 实现 的现 状 ， 出了一种 中频 数 字 化 的 替代 方 案 ， 用 Ｆ Ｇ 提 采 Ｐ Ａ完 成 Ａ Ｓ中频 收 发 信 机 的信 号 Ｉ 处理 。重点研 究 了突发 Ｇ Ｋ中频信 号 的调 制 、 ＭＳ 差分 解调 、 同步和 帧 同步 的设 计 方 法及 实现 过程 。 位
ｉ ｗ ｉ Ｐ Ａ （ ｉｄＰｏｒ ｍ ｂ ａ ｒ ｙ ｓ ｄｐｅ ｐｅ ｅｔ ｅｍ ｒｉ ｅＡＳＩ ａｓｅ ｅ ｇａ ｎ ｈ ｈＦ Ｇ Ｆｅ ｒ ａ ａｌ Ｇ ｔ Ａ ｒ ）ｉ ａｏｔ ｔ ｉ ｌ ｎ ｔ ａｉｍ Ｉ ｔ ｎｃｉ ｒ ｉ ｌ ｃ ｌ ｇｍ ｅ ｅ ａ ｄｏｍ ｍ ｈ ｔ Ｆ ｒ ｖ ｓｎ
测试 结 果表 明 ， 用并行 化 的数 字信 号处理 ， 强 了设备 的灵 活性 和 可靠性 ， 采 增 并提 高 了设 备 的性 能 。
基于多相滤波的数字中频正交相干检波系统
第30卷 第3期2009年9月制 导 与 引 信GU I DANC E &F UZEVol.30No.3Sep.2009文章编号:167120576(2009)0320056204基于多相滤波的数字中频正交相干检波系统王亚军, 李 明(西安电子科技大学雷达信号处理国家重点实验室,陕西西安710071) 摘 要:针对宽带接收机数据率高而难以实时处理的问题,分析了基于多相滤波的数字中频正交相干检波方法,仿真比较了该方法与基于传统结构低通滤波器的实现方法的性能,给出了在F P G A 中的实现结构,并进行了仿真验证,证明了该方法可以在不增加资源消耗量的同时,大大提高系统吞吐率,具有明显的速度优势,能较好地满足宽带接收机的实时性要求。
关键词:相干检波;下变频;低通滤波器中图分类号:TN911.72 文献标识码:ADigital Inter media te Fr equency Q ua drature Coher entDetection System B a sed on Polyphase Filter ingWA N G Ya 2j un , L I M i ng(Nat ional K ey Lab of Radar Signal Processi ng ,X i ’a n Elect ron Science andTechnology Univer si ty ,X i ’an Shaanxi 710071,China) Abst ract :It ’s difficult to p rocess real 2ti me for t he high data rat e of wideba nd receiver ,t he met hod of di gi tal i nt ermediat e f requency quadrat ure coherent det ection based on poly 2pha se filt eri ng wa s a nalyzed.The perfor ma nce of t hi s met hod was compared wit h t hat of t ra 2dit ional low pass fi lte r archit ect ure by si mulat io n.The i mpl eme nta tion on F P G A was showed and t he si mulat io n resul t i ndicat es t hat for it s high t hroughput rat e a nd low reso urce cost ,t hi s met hod has a grea t advant age of speed and i s very fit for t he real 2ti me demand of t he wideband recei ver.K ey w or ds :coherent detection ;dow n conversion ;low pass fil ter收稿日期:2009-02-20作者简介王亚军(3),男,硕士,主要从事实时信号处理的研究;李 明(6),男,教授,博士生导师,主要从事雷达系统设计、雷达信号处理与监测、高速实时信号处理等的研究。
基于FPGA的软件无线电数字信道化接收机设计
第１卷 ０
第 １ 期 ０
电手元 器 件 丕 用
Ｅ ｅ ｔｏ ｉ ｏ ｏ ｅ ｔ Ｄ ｖ ｃ ｐ ｉａ ｉｎ ｌｃ ｒｎ ｃ Ｃ ｍｐ ｎ ｎ ＆ ｅ ｉ ｅＡｐ ｌ ｔ ｓ ｃ ｏ
Ｖ０ ．０ Ｎｏ １ １１ ．０
０ｃ ．２ ０ ｔ ０８
图。一般 情况 下 ，当高速 数据 进入 数字 正交 下 变
频模 块后 ，都将 首 先进入 高 速双 口缓存 器 ，然 后
经 过数 序整理 恢 复采样 时序 后 ，进 行 正交下 变 频 变换 。数 字下 变频 变换包 括数 字正 交本 振 、乘 法
：
， ： ， ，… ， ｍ ０ １２ ≥２ （） ２
实 际上 ，数 字 信 道 化 可 以 采 用 Ｄ ｒ信 道 化 Ｐ 滤 波技术 来 实现 ，其基 本实 现原 理如 图３ 示 。 所
器 、低通 滤 波器和 数据 速率抽 取等 基 本 单元 ，其 功 能是 将 中频采 样 数据 变 换 为 正交 零 中频 数 据 。 数字 正交 下变频 的实现 原理 如图２ 所示 。
软件无 线 电是 以开放性 、可扩展 、结 构 最简 的硬
件为通 用平 台 ．它把尽 可 能多 的通信 功 能用 可升
处理 能力 。
实现 数字 正交 下变频 的方 法很 多 ，这 里是 利 用 多 相 滤 波 法 来 实 现 对 中频 信 号 的 数 字 正交 解 调 。带通 中频信 号可 以表示 为 ：
（＝ （ｃｓ￡ ｆ＝ （ｃｓ ｏ Ｘ （ｓ ｔｔ（） ￡ ｆ ｏ ） ） ＋ （］ 】 ｏｗｔ ｏ） ｎ ０ １ ） ｔ ） — ｔｉｏ 其 中 ，Ｘｌ）ｏｔ ｏ￣ｔ， ｏ ） ￡ ｉ （ （＝ｌ） ｓ （ Ｘ Ｏ＝ （ｓ ￡ ｔ （ｃ ｏ ） ）ｎ ）