第12章集成电路设计方法
第12章 信号完整性分析
下面介绍如何使用Protel2004DXP进 行信号完整性分析： ������ 不论是在PCB或是在原理图环 境下，进行信号完整性分析，设计 文件必须在工程当中，如果设计文 件是作为Free Document出现的，则 不能运行信号完整性分析。 ������ 本章主要介绍在PCB编辑环境 下进行信号完整性分析。 ������
12.2 DXP 的信 号完 整性 分析
在DXP设计环境下，既可以在原理 图又可以在PCB编辑器内实现信号 完整性分析，并且能以波形的方式 在图形界面下给出反射和串扰的分 析结果。 ������ Protel具有布局前和布局后信号 完整性分析功能，采用成熟的传输 线计算方法，以及I/O缓冲宏模型进 行仿真。基于快速反射和串扰模型， 信号完整性分析器能够产生准确的 仿真结果。 ������ 布局前的信号完整性分析允许 用户在原理图环境下，对电路潜在 的信号完整性问题进行分析，如阻 抗不匹配等因素。但对于串扰，在 原理图环境下不能进行分析，因为 布局路由尚未建立。 ������
12.1 信号 完整 性分 析概 述
信号的振铃（ringing）和环绕 振荡（rounding）由线上过度的 电感和电容引起，振铃属于欠 阻尼状态，而环绕振荡属于过 阻尼状态。信号完整性问题通 常发生在周期信号中，如时钟 等，振铃和环绕振荡同反射一 样也是由多种因素引起的，振 铃可以通过适当的端接予以减 小，但是不可能完全消除。
在模型配置界面下，能够看到每个 器件所对应的信号完整性模型，并 且每个器件都有相应的状态与之对 应，关于这些状态的解释如图所示。
修改器件模型的步骤如下： ������ 1、双击需要修改模型的器件 （U1）的Status部分，弹出相应的 窗口如下页图 ������ 2、在Type选项中选择器件的 类型， ������ 3、在Technology选项中选择相 应的驱动类型， ������ 4、也可以从外部导入与器件 相关联的IBIS模型，点击Import IBIS，选择从器件厂商那里得到的 IBIS 模型即可。 ������ 5、模型设置完成后选择OK， 退出。
《CMOS射频集成电路设计》课件_第11章
图11-14 差分逻辑
为了让差分逻辑处于很好的工作状态,必须在版图中对 两路信号的信号线长度进行匹 配。从模块 A 到模块B,如图 11-15所示,应尽可能使两信号线路径长度相等。如果两线 的 路径相同、寄生参量相同、时间常数相同,则模块 B的两路 输入信号的上升沿和下降沿 同时精确到达。理想的差分逻 辑依靠一致的布线。
2. 元器件布局 MOS管等有源器件的排列要有利于 RF信号的传输,使之 不产生损失、延迟,不被干 扰。对于电阻来说,要严格按照上 述的版图匹配设计原则来布局。最需要注意的是电感, 考虑 到电感占用很大的面积,而且基于电磁感应的影响,必须严格 按照元件库中电感版图 所独占的版图排列,不允许其他元件 或互连线占据或靠近其版图所要占据的区域,否则版 图是无 法成功设计与验证的。
图11-12 随意布局的版图,差的匹配 图11-13 对称布局的版图,好的匹配
7. 信号路径匹配法 有一种具有很好匹配性的电路称为差分逻辑。一般讲到 差分就要和匹配联系起来。在 高速数字电路设计中,CMOS 逻辑经常被用到。在 CMOS逻辑中,分别由高电平和低电 平 来代表逻辑0和1。在 CMOS逻辑中,只有一根信号线,而差分 逻辑有两根信号线。在 差分逻辑中,我们确定逻辑状态是通 过一路输出电压减去另一路输出电压的方法来完成 的。图 11-14给出了某个差分信号的两个波形。
匹配规则4:掩模设计者不是万能的,电路设计者应该知 道他们想要的匹配。
2.“根”元件法(rootcomponentmethod) 有时候我们需要多个元件进行互相匹配。举个例子,如 图11-1所示。
图11-1 不同阻值的电阻连接的情况
采用根元件策略的更好的办法是选择一个中间值作为根 元件值。以图11-2为例,我 们选择1kΩ 作为根电阻。2kΩ 的 电阻就是两个1kΩ 电阻的串联,而500Ω 就是两个 1kΩ电阻的 并联,依此类推。
集成电路制造工艺流程图
2020/8/12
韩良
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集成电路设计原理
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引言
3. PDK文件
➢ 首先，代工单位将经过前期开发确定的一套工艺 设计文件PDK（Pocess Design Kits)通过因特网传 送给设计单位。
PDK文件包括：工艺电路模拟用的器件的SPICE
宏力 8英寸晶圆0.25/0.18 mCMOS工艺 华虹 NEC 8英寸晶圆0.25mCMOS工艺 台积电(TSMC) 在松江筹建 8英寸晶圆0.18
mCMOS工艺 联华(UMC) 在苏州筹建 8英寸晶圆0.18
mCMOS工艺等等。
2020/8/12
韩良
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集成电路设计原理
7.境外代工厂家一览表
➢ 在一张张掩模的参与下，工艺工程师完成芯片的 流水式加工，将版图数据定义的图形最终有序的 固化到芯片上。这一过程通常简称为“流片”。
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韩良
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引言
6. 代工工艺
代工（Foundry）厂家很多，如：
无锡上华（0.6/0.5 mCOS和4 mBiCMOS 工艺)
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思考题
1.需要几块光刻掩膜版(mask)? 2.每块掩膜版的作用是什么？ 3.器件之间是如何隔离的？ 4.器件的电极是如何引出的？ 5.埋层的作用？
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韩良
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双极集成电路的基本制造工艺，可以粗
略的分为两类：一类为在元器件间要做隔离 区。隔离的方法有多种，如PN结隔离，全介 质隔离及PN结-介质混合隔离等。另一类为 器件间的自然隔离。
《半导体集成电路》考试题目及参考答案
《半导体集成电路》考试题⽬及参考答案第⼀部分考试试题第0章绪论1.什么叫半导体集成电路？？2.按照半导体集成电路的集成度来分,分为哪些类型,请同时写出它们对应的英⽂缩写？？3.按照器件类型分,半导体集成电路分为哪⼏类？？4.按电路功能或信号类型分,半导体集成电路分为哪⼏类？？5.什么是特征尺⼨？？它对集成电路⼯艺有何影响？？6.名词解释：集成度,wafersize,diesize,摩尔定律？？第1章集成电路的基本制造⼯艺1.四层三结的结构的双极型晶体管中隐埋层的作⽤？？2.在制作晶体管的时候,衬底材料电阻率的选取对器件有何影响？？.3.简单叙述⼀下pn结隔离的NPN晶体管的光刻步骤？？4.简述硅栅p阱CMOS的光刻步骤？？5.以p阱CMOS⼯艺为基础的BiCMOS的有哪些不⾜？？6.以N阱CMOS⼯艺为基础的BiCMOS的有哪些优缺点？？并请提出改进⽅法.7.请画出NPN晶体管的版图,并且标注各层掺杂区域类型.8.请画出CMOS反相器的版图,并标注各层掺杂类型和输⼊输出端⼦.第2章集成电路中的晶体管及其寄⽣效应1.简述集成双极晶体管的有源寄⽣效应在其各⼯作区能否忽略？？.2. 什么是集成双极晶体管的⽆源寄⽣效应？？3.什么是MOS晶体管的有源寄⽣效应？？4.什么是MOS晶体管的闩锁效应,其对晶体管有什么影响?5.消除“Latch-up”效应的⽅法？？6.如何解决MOS器件的场区寄⽣MOSFET效应？？7.如何解决MOS器件中的寄⽣双极晶体管效应？？第3章集成电路中的⽆源元件1.双极性集成电路中最常⽤的电阻器和MOS集成电路中常⽤的电阻都有哪些？？2.集成电路中常⽤的电容有哪些.3.为什么基区薄层电阻需要修正.4.为什么新的⼯艺中要⽤铜布线取代铝布线.5.运⽤基区扩散电阻,设计⼀个⽅块电阻200欧,阻值为1K的电阻,已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻.第4章TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输⼊短路电流输⼊漏电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2.分析四管标准TTL与⾮门（稳态时）各管的⼯作状态？？3.在四管标准与⾮门中,那个管⼦会对瞬态特性影响最⼤,并分析原因以及带来那些困难.4.两管与⾮门有哪些缺点,四管及五管与⾮门的结构相对于两管与⾮门在那些地⽅做了改善,并分析改善部分是如何⼯作的.四管和五管与⾮门对静态和动态有那些⽅⾯的改进.5.相对于五管与⾮门六管与⾮门的结构在那些部分作了改善,分析改进部分是如何⼯作的.6.画出四管和六管单元与⾮门传输特性曲线.并说明为什么有源泄放回路改善了传输特性的矩形性.7.四管与⾮门中,如果⾼电平过低,低电平过⾼,分析其原因,如与改善⽅法,请说出你的想法. 8.为什么TTL 与⾮门不能直接并联？？9.OC 门在结构上作了什么改进,它为什么不会出现TTL 与⾮门并联的问题.第5章MOS 反相器1.请给出NMOS 晶体管的阈值电压公式,并解释各项的物理含义及其对阈值⼤⼩的影响（即各项在不同情况下是提⾼阈值还是降低阈值）.2.什么是器件的亚阈值特性,对器件有什么影响？？3.MOS 晶体管的短沟道效应是指什么,其对晶体管有什么影响？？4.请以PMOS 晶体管为例解释什么是衬偏效应,并解释其对PMOS 晶体管阈值电压和漏源电流的影响.5.什么是沟道长度调制效应,对器件有什么影响？？6.为什么MOS 晶体管会存在饱和区和⾮饱和区之分（不考虑沟道调制效应）？？7.请画出晶体管的D DS I V 特性曲线,指出饱和区和⾮饱和区的⼯作条件及各⾃的电流⽅程（忽略沟道长度调制效应和短沟道效应）.8.给出E/R 反相器的电路结构,分析其⼯作原理及传输特性,并计算VTC 曲线上的临界电压值.9.考虑下⾯的反相器设计问题：给定V DD =5V ,K N `=30uA/V 2,V T0=1V设计⼀个V OL =0.2V 的电阻负载反相器电路,并确定满⾜V OL 条件时的晶体管的宽长⽐(W/L)和负载电阻R L 的阻值.10.考虑⼀个电阻负载反相器电路：V DD =5V ,K N `=20uA/V 2,V T0=0.8V ,R L =200K Ω,W/L=2.计算VTC 曲线上的临界电压值（V OL ,V OH ,V IL ,V IH ）及电路的噪声容限,并评价该直流反相器的设计质量.11.设计⼀个V OL =0.6V 的电阻负载反相器,增强型驱动晶体管V T0=1V ,V DD =5V 1）求V IL 和V IH 2）求噪声容限V NML 和V NMH12.采⽤MOSFET 作为nMOS 反相器的负载器件有哪些优点？？ 13.增强型负载nMOS 反相器有哪两种电路结构？？简述其优缺点.14.以饱和增强型负载反相器为例分析E/E 反相器的⼯作原理及传输特性.15试⽐较将nMOSE/E 反相器的负载管改为耗尽型nMOSFET 后,传输特性有哪些改善？？ 16.耗尽型负载nMOS 反相器相⽐于增强型负载nMOS 反相器有哪些好处？？17有⼀nMOSE/D 反相器,若V TE =2V ,V TD =-2V ,K NE /K ND =25,V DD =2V ,求此反相器的⾼,低输出逻辑电平是多少？？18.什么是CMOS 电路？？简述CMOS 反相器的⼯作原理及特点. 19.根据CMOS 反相器的传输特性曲线计算V IL 和V IH . 20.求解CMOS 反相器的逻辑阈值,并说明它与哪些因素有关？？ 21.为什么的PMOS 尺⼨通常⽐NMOS 的尺⼨⼤？？22．考虑⼀个具有如下参数的CMOS反相器电路：V DD=3.3VV TN=0.6VV TP=-0.7V K N=200uA/V2K p=80uA/V2计算电路的噪声容限.23.采⽤0.35um⼯艺的CMOS反相器,相关参数如下：V DD=3.3VNMOS：V TN=0.6VµN C OX=60uA/V2(W/L)N=8PMOS：V TP=-0.7Vµp C OX=25uA/V2(W/L)P=12求电路的噪声容限及逻辑阈值.24．设计⼀个CMOS反相器,NMOS：V TN=0.6VµN C OX=60uA/V2PMOS：V TP=-0.7VµP C OX=25uA/V2电源电压为3.3V,L N=L P=0.8um1）求V M=1.4V时的W N/W P.2）此CMOS反相器制作⼯艺允许V TN,V TP的值在标称值有正负15%的变化,假定其他参数仍为标称值,求V M的上下限. 25．举例说明什么是有⽐反相器和⽆⽐反相器.26．以CMOS反相器为例,说明什么是静态功耗和动态功耗.27．在图中标注出上升时间t r,下降时间t f,导通延迟时间,截⽌延迟时间,给出延迟时间t pd的定义.若希望t r=t f,求W N/W P.第6章CMOS静态逻辑门1.画出F=A⊕B的CMOS组合逻辑门电路.2. ⽤CMOS组合逻辑实现全加器电路.3. 计算图⽰或⾮门的驱动能⼒.为保证最坏⼯作条件下,各逻辑门的驱动能⼒与标准反相器的特性相同,N管与P管的尺⼨应如何选取？？4. 画出F=AB+CD的CMOS组合逻辑门电路,并计算该复合逻辑门的驱动能⼒.5．简述CMOS静态逻辑门功耗的构成.6.降低电路的功耗有哪些⽅法？？7. ⽐较当FO=1时,下列两种8输⼊的AND门,那种组合逻辑速度更快？？第7章传输门逻辑⼀,填空1．写出传输门电路主要的三种类型和他们的缺点：（1）,缺点：；（2）,缺点：；（3）,缺点： .2．传输门逻辑电路的振幅会由于减⼩,信号的也较复杂,在多段接续时,⼀般要插⼊ .3.⼀般的说,传输门逻辑电路适合逻辑的电路.⽐如常⽤的和.⼆,解答题1．分析下⾯传输门电路的逻辑功能,并说明⽅块标明的MOS管的作⽤.2.根据下⾯的电路回答问题：分析电路,说明电路的B区域完成的是什么功能,设计该部分电路是为了解决NMOS传输门电路的什么问题？？3．假定反向器在理想的V DD/2时转换,忽略沟道长度调制和寄⽣效应,根据下⾯的传输门电路原理图回答问题.（1）电路的功能是什么？？（2）说明电路的静态功耗是否为零,并解释原因.4.分析⽐较下⾯2种电路结构,说明图1的⼯作原理,介绍它和图2所⽰电路的相同点和不同点.图1图25．根据下⾯的电路回答问题.已知电路B点的输⼊电压为2.5V,C点的输⼊电压为0V.当A点的输⼊电压如图a时,画出X 点和OUT点的波形,并以此说明NMOS和PMOS传输门的特点.A点的输⼊波形6．写出逻辑表达式C=A B的真值表,并根据真值表画出基于传输门的电路原理图.7.相同的电路结构,输⼊信号不同时,构成不同的逻辑功能.以下电路在不同的输⼊下可以完成不同的逻辑功能,写出它们的真值表,判断实现的逻辑功能.图1图28.分析下⾯的电路,根据真值表,判断电路实现的逻辑功能.第8章动态逻辑电路⼀,填空1．对于⼀般的动态逻辑电路,逻辑部分由输出低电平的⽹组成,输出信号与电源之间插⼊了栅控制极为时钟信号的,逻辑⽹与地之间插⼊了栅控制极为时钟信号的 .2.对于⼀个级联的多⽶诺逻辑电路,在评估阶段：对PDN⽹只允许有跳变,对PUN ⽹只允许有跳变,PDN与PDN相连或PUN与PUN相连时中间应接⼊ . ⼆,解答题1.分析电路,已知静态反向器的预充电时间,赋值时间和传输延迟都为T/2.说明当输⼊产⽣⼀个0->1转换时会发⽣什么问题?当1->0转换时会如何?如果这样,描述会发⽣什么并在电路的某处插⼊⼀个反向器修正这个问题.2.从逻辑功能,电路规模,速度3⽅⾯分析下⾯2电路的相同点和不同点.从⽽说明CMOS动态组合逻辑电路的特点.图A图B3.分析下⾯的电路,指出它完成的逻辑功能,说明它和⼀般动态组合逻辑电路的不同,说明其特点.4.分析下⾯的电路,指出它完成的逻辑功能,说明它和⼀般动态组合逻辑电路的不同,分析它的⼯作原理.5.简述动态组合逻辑电路中存在的常见的三种问题,以及他们产⽣的原因和解决的⽅法.6.分析下列电路的⼯作原理,画出输出端OUT的波形.7.结合下⾯电路,说明动态组合逻辑电路的⼯作原理.第9章触发器1. ⽤图说明如何给SR锁存器加时钟控制.2. ⽤图说明如何把SR锁存器连接成D锁存器,并且给出所画D锁存器的真值表3. 画出⽤与⾮门表⽰的SR触发器的MOS管级电路图4. 画出⽤或⾮门表⽰的SR触发器的MOS管级电路图5. 仔细观察下⾯RS触发器的版图,判断它是或⾮门实现还是与⾮门实现6. 仔细观察下⾯RS触发器的版图,判断它是或⾮门实现还是与⾮门实现7. 下图给出的是⼀个最简单的动态锁存器,判断它是否有阈值损失现象,若有,说明阈值损失的种类,给出两种解决⽅案并且阐述两种⽅案的优缺点,若没有,写出真值表.8. 下图给出的是⼀个最简单的动态锁存器,判断它是否有阈值损失现象,若有,说明阈值损失的种类,给出两种解决⽅案并且阐述两种⽅案的优缺点,若没有,写出真值表.9. 下图给出的是⼀个最简单的动态锁存器,判断它是否有阈值损失现象,若有,说明阈值损失的种类,给出两种解决⽅案并且阐述两种⽅案的优缺点,若没有,写出真值表.10. 解释下⾯的电路的⼯作过程画出真值表.（提⽰注意图中的两个反相器尺⼨是不同的）11. 解释下⾯的电路的⼯作过程画出真值表.12. 解释静态存储和动态存储的区别和优缺点⽐较.13. 阐述静态存储和动态存储的不同的的存储⽅法.14. 观察下⾯的图,说明这个存储单元的存储⽅式,存储的机理.15. 观察下⾯的图,说明这个存储单元的存储⽅式,存储的机理.16. 说明锁存器和触发器的区别并画图说明17. 说明电平灵敏和边沿触发的区别,并画图说明18. 建⽴时间19. 维持时间20. 延迟时间21. 连接下⾯两个锁存器使它们构成主从触发器,并画出所连的主从触发器的输⼊输出波形图22. 简述下时钟重叠的起因所在23. 下图所⽰的是两相时钟发⽣器,根据时钟信号把下⾯四点的的波形图画出24. 反相器的阈值⼀般可以通过什么进⾏调节25. 施密特触发器的特点26. 说明下⾯电路的⼯作原理,解释它怎么实现的施密特触发.27. 画出下⾯施密特触发器的⽰意版图.28. 同宽长⽐的PMOS和NMOS谁的阈值要⼤⼀些第10章逻辑功能部件1, 根据多路开关真值表画出其组合逻辑结构的CMOS电路图.2, 根据多路开关真值表画出其传输门结构的CMOS电路图.3,计算下列多路开关中P管和N管尺⼨的⽐例关系.4,根据下列电路图写出SUM和C0的逻辑关系式,并根据输⼊波形画出其SUM和C0的输出波形.ABCiK1K0Y1 1 D01 0 D10 1 D20 0 D3K1K0Y1 1 D01 0 D10 1 D20 0 D35,计算下列逐位进位加法器的延迟,并指出如何减⼩加法器的延迟.6,画出传输门结构全加器的电路图,已知下图中的P=A⊕B.7,试分析下列桶型移位器各种sh输⼊下的输出情况.8,试分析下列对数移位器各种sh输⼊下的输出情况.第11章存储器⼀,填空1．可以把⼀个4Mb的SRAM设计成[Hirose90]由32块组成的结构,每⼀块含有128Kb,由1024⾏和列的阵列构成.⾏地址（X）,列地址（Y）,和块地址（Z）分别为,,位宽.2．对⼀个512×512的NOR MOS,假设平均有50%的输出是低电平,有⼀已设计电路的静态电流⼤约et.于0.21mA(输出电压为1.5V时),则总静态功耗为,就从计算的到的功耗看,这个电路设计的（“好”或“差”）.3.⼀般的,存储器由,和三部分组成. 4．半导体存储器按功能可分为：和；⾮挥发存储器有, 和；⼆,解答题1．确定图1中ROM中存放地址0,1,2和3处和数据值.并以字线WL[0]为例,说明原理.图1⼀个4×4的ORROM2．画⼀个2×2的MOSOR型ROM单元阵列,要求地址0,1中存储的数据值分别为01和00.并简述⼯作原理.3.确定图2中ROM中存放地址0,1,2和3处的数据值.并简述⼯作原理.图2⼀个4×4的NORROM4．画⼀个2×2的MOSNOR型ROM单元阵列,要求地址0,1中存储的数据值分别为01和01.并简述⼯作原理.5．如图3为⼀个4×4的NORROM,假设此电路采⽤标准的0.25µmCMOS⼯艺实现,确定PMOS上拉器件尺⼨使最坏的情况下V OL值不会⾼于1.5V(电源电压为2.5V).这相当于字线摆为1V.NMOS尺⼨取(W/L)=4/2.图3⼀个4×4的NORROM6.确定图4中ROM中存放地址0,1,2和3处和数据值.并简述⼯作原理.图4⼀个4×4的NANDROM7．画⼀个2×2的MOSNAND型ROM单元阵列,要求地址0,1中存储的数据值分别为10和10.并简述⼯作原理.8.预充电虽然在NORROM中⼯作的很好,但它应⽤到NANDROM时却会出现某些严重的问题.请解释这是为什么？？9.sram,flashmemory,及dram的区别？？10.给出单管DRAM的原理图.并按图中已给出的波形画出X波形和BL波形,并⼤致标出电压值.11．试问单管DRAM单元的读出是不是破坏性的？？怎样补充这⼀不⾜？？（选作）有什么办法提⾼refreshtime？？12.给出三管DRAM的原理图.并按图中已给出的波形画出X和BL1波形,并⼤致标出电压值.（选作）试问有什么办法提⾼refreshtime？？13．对1TDRAM,假设位线电容为1pF,位线预充电电压为1.25V.在存储数据为1和0时单元电容Cs（50fF）上的电压分别et.于1.9V和0V.这相当于电荷传递速率为4.8%.求读操作期间位线上的电压摆幅.14.给出⼀管单元DRAM的原理图,并给出版图.。
微电子学概论复习题及答案(详细版)
第一章 绪论1．画出集成电路设计与制造的主要流程框架。
2．集成电路分类情况如何？⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路3．微电子学的特点是什么？微电子学：电子学的一门分支学科微电子学以实现电路和系统的集成为目的，故实用性极强。
微电子学中的空间尺度通常是以微米(m, 1m ＝10－6m)和纳米(nm, 1nm = 10-9m)为单位的。
微电子学是信息领域的重要基础学科微电子学是一门综合性很强的边缘学科涉及了固体物理学、量子力学、热力学与统计物理学、材料科学、电子线路、信号处理、计算机辅助设计、测试与加工、图论、化学等多个学科微电子学是一门发展极为迅速的学科，高集成度、低功耗、高性能、高可靠性是微电子学发展的方向微电子学的渗透性极强，它可以是与其他学科结合而诞生出一系列新的交叉学科，例如微机电系统(MEMS)、生物芯片等4．列举出你见到的、想到的不同类型的集成电路及其主要作用。
集成电路按用途可分为电视机用集成电路、音响用集成电路、影碟机用集成电路、录像机用集成电路、电脑（微机）用集成电路、电子琴用集成电路、通信用集成电路、照相机用集成电路、遥控集成电路、语言集成电路、报警器用集成电路及各种专用集成电路。
5．用你自己的话解释微电子学、集成电路的概念。
集成电路（integrated circuit）是一种微型电子器件或部件。
微电子学概论
第一章绪论1.1946年第一台计算机：ENIAC2.1947年12月23日第一个晶体管:巴丁、肖克莱、布拉顿3.集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能4.达默第一个提出集成电路的设想，1958年德克萨斯仪器公司基尔比研制除了第一块集成电路5.集成电路芯片的集成度每三年提高4倍，而加工特征尺寸缩小倍，这就是摩尔定律6.集成电路按器件结构类型分类：a)双极集成电路：主要由双极晶体管构成a)NPN型双极集成电路b)PNP型双极集成电路b)金属-氧化物-半导体(MOS)集成电路：主要由MOS晶体管(单极晶体管)构成1.NMOS2.PMOS3.CMOS(互补MOS)c)双极-MOS(BiMOS)集成电路：同时包括双极和MOS晶体管的集成电路为BiMOS集成电路，综合了双极和MOS器件两者的优点，但制作工艺复杂7.按结构形式的分类：单片集成电路：a)它是指电路中所有的元器件都制作在同一块半导体基片上的集成电路b)在半导体集成电路中最常用的半导体材料是硅，除此之外还有GaAs等混合集成电路：c)厚膜集成电路d)薄膜集成电路8.按电路功能分类：↗数字集成电路(Digital IC)：它是指处理数字信号的集成电路，即采用二进制方式进行数字计算和逻辑函数运算的一类集成电路↗模拟集成电路(Analog IC)：它是指处理模拟信号(连续变化的信号)的集成电路✍线性集成电路：又叫做放大集成电路，如运算放大器、电压比较器、跟随器等✍非线性集成电路：如振荡器、定时器等电路↗数模混合集成电路(Digital - Analog IC) ：例如数模(D/A)转换器和模数(A/D)转换器等第三章第四章1.集成电路的集成度，功耗延迟积，特征尺寸是描述集成电路性能的几个重要指标2.特征尺寸：指集成电路中半导体器件的最小尺度3.图形转换：光刻：光刻三要素：光刻胶、掩膜版和光刻机；4.光刻胶：光刻胶又叫光致抗蚀剂，它是由光敏化合物、基体树脂和有机溶剂等混合而成的胶状液体光刻胶受到特定波长光线的作用后，导致其化学结构发生变化，使光刻胶在某种特定溶液中的溶解特性改变5.正胶：曝光后可溶；负胶：曝光后不可溶；6.几种常见的光刻方法：接触式光刻，接近式曝光，投影式曝光，i.超细线条光刻技术b)甚远紫外线(EUV)c)电子束光刻d)X射线e)离子束光刻7.化学汽相淀积(CVD)：通过气态物质的化学反应在衬底上淀积一层薄膜材料的过程CVD技术特点：a)具有淀积温度低、薄膜成分和厚度易于控制、均匀性和重复性好、台阶覆盖优良、适用范围广、设备简单等一系列优点b)CVD方法几乎可以淀积集成电路工艺中所需要的各种薄膜，例如掺杂或不掺杂的SiO、多晶硅、非晶硅、氮化硅、金属(钨、钼)等2单晶硅的化学汽相淀积(外延)：一般地，将在单晶衬底上生长单晶材料的工艺叫做外延，生长有外延层的晶体片叫做外延片 二氧化硅的化学汽相淀积：可以作为金属化时的介质层，而且还可以作为离子注入或扩散的掩蔽膜，甚至还可以将掺磷、硼或砷的氧化物用作扩散源c)低温CVD氧化层：低于500℃d)中等温度淀积：500～800℃e)高温淀积：900℃左右多晶硅的化学汽相淀积：利用多晶硅替代金属铝作为MOS器件的栅极是MOS集成电路技术的重大突破之一，它比利用金属铝作为栅极的MOS器件性能得到很大提高，而且采用多晶硅栅技术可以实现源漏区自对准离子注入，使MOS集成电路的集成度得到很大提高。
(整理)集成电路布图设计保护条例
集成电路布图设计保护条例Regulations for the Protection of Layout-design of Integrated Circuits第一章总则Chapter I General Provisions第一条为了保护集成电路布图设计专有权，鼓励集成电路技术的创新，促进科学技术的发展，制定本条例。
Article 1 With a view to protecting the exclusive right of layout-design of integrated circuits, encouraging the innovation of integrated circuit technology and boosting the development of science and technology, the Regulations are hereby formulated as follows.第二条本条例下列用语的含义：Article 2 For the purpose of the Regulations:（一）集成电路，是指半导体集成电路，即以半导体材料为基片，将至少有一个是有源元件的两个以上元件和部分或者全部互连线路集成在基片之中或者基片之上，以执行某种电子功能的中间产品或者最终产品；(1) Integrated circuit means a semi-conductor integrated circuit, namely a product, in an intermediate form or its final form, in which the elements, at least one of which is an active element, and two or more of the interconnections are integrally formed in and/or on a piece of material and which is intended to perform an electronic function;（二）集成电路布图设计（以下简称布图设计），是指集成电路中至少有一个是有源元件的两个以上元件和部分或者全部互连线路的三维配置，或者为制造集成电路而准备的上述三维配置；(2) Layout-design of integrated circuits (hereinafter referred to as layout-design) means thethree-dimensional disposition of the elements, at least one of which is an active element, and two or more of the interconnections of an integrated circuit, or such a three-dimensional disposition prepared for an integrated circuit for manufacture;（三）布图设计权利人，是指依照本条例的规定，对布图设计享有专有权的自然人、法人或者其他组织；(3) Holder of right of layout-design means the natural person who, or the legal entity or any other organisation which, according to the provisions of the Regulations, enjoys the exclusive right in alayout-design;（四）复制，是指重复制作布图设计或者含有该布图设计的集成电路的行为；(4) Reproduction means an act to repetitively produce a layout-design or integrated circuit incorporating the layout-design; and（五）商业利用，是指为商业目的进口、销售或者以其他方式提供受保护的布图设计、含有该布图设计的集成电路或者含有该集成电路的物品的行为。
集成电路制造工艺流程
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磷穿透扩散：减小串联电阻 离子注入：精确控制参杂浓度和结深
B
P-Sub
N+埋层
SiO2
光刻胶
P+
P+
P+
P
P
N+
P-Sub
1.2.2 N阱硅栅CMOS工艺主要流程 2. 氧化、光刻N-阱(nwell)
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1.2.2 N阱硅栅CMOS工艺主要流程 3. N-阱注入，N-阱推进,退火，清洁表面
P-Sub
N阱
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1.2.2 N阱硅栅CMOS工艺主要流程 4.长薄氧、长氮化硅、光刻场区(active反版)
N阱
P-Sub
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集成电路（Integrated Circuit） 制造工艺是集成电路实现的手段，也是集成电路设计的基础。
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第一章 集成电路制造工艺流程
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无生产线集成电路设计技术
引言
随着集成电路发展的过程，其发展的总趋势是革新工艺、提高集成度和速度。 设计工作由有生产线集成电路设计到无生产线集成电路设计的发展过程。 无生产线（Fabless）集成电路设计公司。如美国有200多家、台湾有100多家这样的设计公司。
*
P-Sub
1.2.2 N阱硅栅CMOS工艺主要流程 13. 钝化层淀积，平整化，光刻钝化窗孔(pad)
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N阱
有源区
多晶
Pplus
Nplus
接触孔
金属1
通孔
金属2
PAD
1.2.3 N阱硅栅CMOS工艺 光刻掩膜版汇总简图
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2. 减缓表面台阶
3. 减小表面漏电流
P-Sub
N-阱
最新数字集成电路--电路、系统与设计(第二版)复习资料
精品文档第一章数字集成电路介绍第一个晶体管,Bell实验室，1947第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore预言单个芯片上晶体管的数目每18到24个月翻一番。
（随时间呈指数增长）抽象层次：器件、电路、门、功能模块和系统抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。
这一模型含有用来在下一层次上处理这一模块所需要的所有信息。
固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。
可变成本（重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。
每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。
可变成本=（芯片成本+芯片测试成本+ 封装成本）/最终测试的成品率。
一个门对噪声的灵敏度是由噪声容限NM （低电平噪声容限）和NM （高电平噪声容限）来度量的。
为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。
NM = V°H - V IH NM L = V lL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。
一个门的VTC应当具有一个增益绝对值大于1的过渡区（即不确定区），该过渡区以两个有效的区域为界，合法区域的增益应当小于1。
理想数字门特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。
传播延时、上升和下降时间的定义传播延时tp定义了它对输入端信号变化的响应有多快。
它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
上升和下降时间定义为在波形的10%和90%之间。
对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。
(整理)集成电路设计习题答案1-5章
CH11．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。
MOORE定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。
拥有设计人才和技术，但不拥有生产线。
特点：电路设计，工艺制造，封装分立运行。
环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。
意义：降低成本。
4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识CH21．为什么硅材料在集成电路技术中起着举足轻重的作用 ?原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点? P10,11 3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。
P13 5．列出你知道的异质半导体材料系统。
GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点?SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。
特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点？肖特基接触：阻挡层具有类似PN结的伏安特性。
欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。
8. 简述双极型晶体管和MOS晶体管的工作原理。
P19,21CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。
外延方法:液态生长，气相外延生长，金属有机物气相外延生长2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。