第三讲 verilog的基本语法
如: parameter Delay = 1; parameter A = 32,B=4‟b0001; parameter string = “exec_command”;
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基数表示法（二）
基数格式计数形式的数通常为无符号数。 这种形式的整型数的长度定义是可选的。如果没 有定义一个整数型的长度，数的长度为相应值中 定义的位数。 下面是两个例子：
'o721 9位八进制数 'hAF 8位十六进制数
负数
一个数字可以被定义成负数，只要在位宽表达式前 加一个减号 - 8‟d5 // 合法格式 8‟d-5 //非法格式
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简单的十进制格式
这种形式的整数定义为带有一个可选的“+”（一 元）或“－”（一元）运算符的数字序列。 这种形式的整数值代表一个有符号的数。负数使 用补码形式表示。
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课堂练习
下列表达式的位模式是什 么？写出其具体的二进制 表示值
7'o44, 'Bx0, 5'bx110, 'hA0, 10'd2, 'hzF
Verilog描述
7'o44
பைடு நூலகம்
实际的二进制值
100100
如果长度定义得更小，那么最左边的位相应地被截断。
例如： 3 ' b1001_0011与3'b011 相等 5'H0FFF 与5'H1F 相等
？字符在数中可以代替值z在值z被解释为不分大小写的情 况下提高可读性
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一、常量
在程序运行中，其值不能被改变的量叫常量 两类最基本的常量：数字型常量和参数 （parameter）
数字型常量：整型数可以按如下两种方式书写
• 简单的十进制数格式 • 基数格式
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基数表示法（三）
如果定义的长度比为常量指定的长度长，通常在左边填0 补位。但是如果数最左边一位为x或z，就相应地用x或z在 左边补位。
例如：10'b10 左边添0占位, 0000000010 10'bx0x1 左边添x占位, x x x x x x x 0 x 1
下划线
下划线可以用来分割数的表达式以提高程序的可读 性，但不能用在位宽和进制处，只能用于具体的数字 之间
比如 16‟b1010_1011_11111_000 //合法格式 8‟b_0011_1011 //非法格式
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基数表示法（一）
格式：[位宽]‟进制 值 无符号数。 位宽是按照二进制数来计算的。 进制可以为b或B(二进 制)、o或O(八进制)、d或D(十进制)、h或H(十六进制)。 值是基于进制的数字序列。如： 3‟b001, 3‟B110 三位二进制 6‟o12, 6‟O12 六位八进制 4‟d9, 4‟D9 十位十进制 8‟hBF, 8‟HBF 八位十六进制
TOP HA
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参数值的模块引用
module TOP3(NewA,NewB,NewS,NewC); input NewA, NewB; output NewS,NewC; HA #(5,2) Ha1 (NewA, NewB, NewS, NewC);
B A A+B A B
VDD
MP1
MP2
A 0
B 0
F 1
MN1
A B
0 1 1
1 0 1
0 0 0
A
B
MN2
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补充：CMOS NAND
A B
A 0
A•B
B 0
1
F 1
1
0
A B A B
1 1
0 1
1 0
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//第1个值5赋给参数AND_DELAY，该参数在模块HA中说明。 //第2个值2赋给参数XOR_DELAY，该参数在模块HA中说明。
endmodule
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课堂练习-参数传递
假定一个模块为BK,内部 两个参数P1，P2；另外一 个模块为HA,内部参数P3， P4 其在TOP模块中实例化调 用的名称分别为U1， U2 请尝试在top模块中用两种 不同的方法改变其参数值 p1-p4分别为1,2,3,4
例如
15 -15
相当于二进制01111 相当于二进制10001
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实数类型
实数可以用下列两种形式定义 十进制记数法，例如： • 2.0 ； -0.1等 科学记数法，例如： • 235.1e2 等于23510.0 • 234_12e2 等于2341200.0 实数小数通过四舍五入被隐式地转换为最相近的整数。例如： 42.446， 42.45 转换为整数42 92.5, 92.699 转换为整数93 －5.62 转换为整数－6 －26.22 转换为整数－6
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字符串
字符串是双引号内的字符串列。 一个字符可用八位二进制表示。如： “INTEGER” 需要 8*7位。 例： reg [8*14:1] Message； Message = “INTERNAL ERROR”;
Nets（网络连线）
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参数定义语句（defparam）； 带参数值的模块引用。
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defparam举例
module TOP (NewA, NewB, NewS, NewC); input NewA, NewB; output NewS,NewC; defparam Ha1.XOR_DELAY=5, //实例Ha1中的参数XOR_DELAY。 Ha1.AND_DELAY=2; //实例Ha1中参数的AND_DELAY。 HA Ha1(NewA, NewB, NewS, NewC); endmodule module HA(A,B,S,C)； input A,B; output S,C; parameter AND_DELAY=1, XOR_DELAY=2; assign #XOR_DELAY S=A^B； assign #AND_DELAY C=A&B； endmodule
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常量的位数
，x（或z）在十六进制值中代表4位x（或z），在八进制 中代表3位x（或z），在二进制中代表1位x（或z） 当常量不说明位数时候默认是32位，每个字母用8位 ASCII码来表示 10 =32‟d10 =32‟b1010 1=32‟d1 =32‟b1 -1 = -32‟d1 =32‟hFFFF_FFFF „BX=32‟BX=32‟BXXXXXXXXXX... “AB”=16‟B 010000001_01000010 A的ASCII值是85，B的值是86
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参数的传递
参数值也可以在编译时被改变。改变参数值可以 使用参数定义语句或通过在模块初始化语句中定 义参数值 当某个模块在另一个模块内被引用时，高层模块 能够改变低层模块的参数值。模块参数值的改变 可采用下述两种方式：
nets
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Nets（线网型）
例: wire BpW; assign BpW=Error & Wait; assign BpW=Valid | Clear;
BpW电路图
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P1 BK P2
HA
P3 P4
TOP U2 U1
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二、变 量
在Verilog中有两大主要数据类型：线网类型(wire)、寄存 器类型(reg)。 线网类型
包含下述不同种类的线网子类型。 wire, tri 用于连线的最常见的线网类型 wor, trior 线或 wand, triand 线与 trireg 此线网存储数值，用于电容节点的建模 tri1, tri0 用于线逻辑的建模，上拉或下拉驱动 supply0, supply1 supply0用于对“地”建模，supply1对电源建 模
verilog if语句
verilog if语句Verilog if语句是 Verilog HDL 中的一种常见控制结构，它可以用来控制程序代码的执行流程。
Verilog if 语句和C语言中的if语句有很多相似之处，它们都具有相同的格式和功能，只是在Verilog HDL中使用不同的语法。
Verilog if语句的基本语法格式如下：if（条件表达式） begin 语句1; 语句2; ... end在上面的语法格式中，“if（条件表达式）”部分是Verilog if语句的基本结构，它用来定义条件表达式，如果条件表达式的值为真，则执行begin-end之间的语句，否则将跳过begin-end之间的语句，继续执行后面的语句。
Verilog if语句的条件表达式可以是逻辑表达式、关系表达式或位表达式。
例如，可以使用逻辑表达式A && B 来表示A和B都为真时，才执行begin-end之间的语句；同样可以使用关系表达式A >= B来表示A大于等于B时，才执行begin-end之间的语句；还可以使用位表达式A[3]来表示当A的第三位为1时，才执行begin-end之间的语句。
此外，Verilog if语句还可以支持嵌套，即在if语句内部可以嵌套if语句，以实现复杂的流程控制。
例如，可以使用下面的代码来实现复杂的流程控制：if（条件表达式1） begin 语句1; if（条件表达式2） begin 语句2; end end在上面的代码中，首先会检查条件表达式1，如果条件表达式1的值为真，则执行begin-end之间的语句，如果条件表达式1的值为假，则不执行begin-end之间的语句，而是直接跳过begin-end之间的语句，继续执行后面的语句。
如果条件表达式1的值为真，则会执行begin-end 之间的语句，并且会继续检查条件表达式2，如果条件表达式2的值为真，则会执行begin-end之间的语句，否则会跳过begin-end之间的语句，继续执行后面的语句。
verilog的延时赋值语法
Verilog的延时赋值语法1. 延时赋值语法简介在Verilog硬件描述语言中，延时赋值语法是一种用于描述数字电路中信号延时行为的关键语法。
延时赋值语法允许设计者指定信号变化的时间延迟，从而模拟现实世界中电路元件的传播延迟。
通过准确地描述信号之间的延时关系，可以更好地实现电路设计、优化性能和解决时序问题。
2. 延时赋值的基本语法在Verilog中，延时赋值可以通过#符号和一个时间值来实现。
基本的延时赋值语法如下：#<时间值> <变量> = <值>;其中： - <时间值>：表示延时的时间，可以使用数字和时间单位来表示，如1ns表示1纳秒，10us表示10微秒，100ps表示100皮秒等。
- <变量>：表示信号变量，用于接收赋值后的结果。
- <值>：表示要赋给变量的值，可以是一个数字、一个表达式或者是其他信号。
3. 延时赋值的作用和用途延时赋值语法在Verilog中具有重要的作用和用途，主要包括以下几个方面：3.1 时序约束时序约束是指设计中对于信号的变化时间和时序关系的要求。
通过在Verilog代码中使用延时赋值语法，可以对电路中各个信号的变化时间和时序关系进行约束，从而确保电路的正确功能和正常工作。
3.2 电路仿真延时赋值语法对于电路仿真非常重要。
在进行数字电路仿真时，需要考虑信号在电路中的传播延迟，以模拟实际电路的运行情况。
通过使用延时赋值语法，可以在仿真过程中添加合适的延时，使得仿真结果更加准确和可靠。
3.3 时钟域切换在设计复杂的数字电路时，常常涉及到时钟域切换的问题。
不同时钟域的时钟信号在电路中的传播延迟可能存在差异，需要进行合适的时钟域切换处理。
使用延时赋值语法，可以实现时钟域切换的需求，确保电路在不同时钟域之间的正确协作和数据传输。
3.4 优化性能延时赋值语法还能够用于优化电路性能。
通过对电路中关键路径的延时进行调整，可以降低电路的时序问题和功耗，并提高电路的性能指标。
verilog assertion语法
verilog assertion语法下载温馨提示：该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。
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verilog %用法
verilog %用法摘要：一、Verilog简介1.Verilog是一种硬件描述语言2.用于描述数字电路和模拟混合信号电路3.被广泛应用于电子设计自动化领域二、Verilog的基本语法与结构1.模块定义2.信号声明3.行为描述4.结构描述三、Verilog的主要关键字1.模块关键字（module）2.信号关键字（wire、reg、integer、real）3.行为关键字（initial、always、assign、deassign）4.结构关键字（begin、end、architecture）四、Verilog的运算符1.算术运算符2.关系运算符3.逻辑运算符4.位运算符五、Verilog的常用函数1.基本数学函数2.逻辑函数3.位运算函数4.字符串处理函数六、Verilog的编码风格与实践1.合理使用注释2.保持代码简洁3.命名规范4.层次化设计正文：Verilog是一种硬件描述语言，被广泛应用于电子设计自动化领域，用于描述数字电路和模拟混合信号电路。
它具有简洁、清晰的语法特点，易于学习和使用。
在Verilog中，模块定义是基本单位，可以包含信号声明、行为描述和结构描述。
模块关键字为`module`，用于定义一个模块实例。
信号关键字包括`wire`（线网）、`reg`（寄存器）、`integer`（整数）和`real`（实数），用于声明信号。
行为关键字有`initial`（初始化）、`always`（always 块）和`assign`（赋值），用于描述模块的行为。
结构关键字`begin`和`end`用于组织代码结构，`architecture`用于描述模块的层次结构。
Verilog中的运算符包括算术运算符、关系运算符、逻辑运算符和位运算符。
运算符的使用可以简化代码，提高描述电路的效率。
此外，Verilog还提供了丰富的函数，包括基本数学函数、逻辑函数、位运算函数和字符串处理函数，方便用户进行各种计算和操作。
veriloga语法 electrical
Verilog-A语法 electrical引言Verilog-A是一种硬件描述语言（HDL），用于模拟和验证电子电路的行为。
它是Verilog的扩展，专门用于模拟模拟电路。
本文将详细介绍Verilog-A的语法和用法，以及其在电气工程中的应用。
Verilog-A简介Verilog-A是一种基于事件驱动的建模语言，用于描述模拟电路的行为和性能。
它是一种高级语言，可以用于描述模拟电路中的信号、电流、电压和功率等。
Verilog-A与Verilog的主要区别在于，Verilog-A更适用于模拟电路设计，而Verilog更适用于数字电路设计。
Verilog-A的语法结构Verilog-A的语法结构包括模块声明、参数声明、端口声明、变量声明、行为描述和函数声明等。
下面将详细介绍这些语法结构。
模块声明Verilog-A中的模块声明用于定义一个模块，模块是Verilog-A代码的基本单元。
模块声明的语法如下：module module_name (input input_name, output output_name);// 模块内部代码endmodule模块声明包括模块名称和端口声明。
参数声明Verilog-A中的参数声明用于定义模块的参数，参数可以在模块实例化时传递。
参数声明的语法如下：parameter parameter_name = value;参数可以是整数、实数或字符串等类型。
端口声明Verilog-A中的端口声明用于定义模块的输入和输出端口。
端口声明的语法如下：input input_name;output output_name;端口可以是输入或输出类型。
变量声明Verilog-A中的变量声明用于定义模块内部的变量。
变量声明的语法如下：integer variable_name;real variable_name;变量可以是整数或实数类型。
行为描述Verilog-A中的行为描述用于描述模块内部的行为和逻辑。
FPGA笔记之verilog语言(基础语法篇)
FPGA笔记之verilog语言（基础语法篇）笔记之verilog语言（基础语法篇）写在前面：verilogHDL语言是面对硬件的语言，换句话说，就是用语言的形式来描述硬件线路。
因此与等软件语言不同，假如想要在实际的中实现，那么在举行verilog语言编写时，就需要提前有个硬件电路的构思和主意，同时，在编写verilog语言时，应当采纳可综合的语句和结构。
1. verilog 的基础结构1.1 verilog设计的基本单元——module在数字电路中，我们经常把一些复杂的电路或者具有特定功能的电路封装起来作为一个模块用法。
以后在运用这种模块化的封装时，我们只需要知道：1.模块的输入是什么；2.模块的输出是什么；3.什么样的输入对应什么样的输出。
而中间输入是经过什么样的电路转化为输出就不是我们在用法时需要特殊重视的问题。
当无数个这样的模块互相组合，就能构成一个系统，解决一些复杂的问题。
verilog语言的基础结构就是基于这种思想。
verilog中最基本的模块是module，就可以看做是一个封装好的模块，我们用verilog来写无数个基本模块，然后再用verilog描述多个模块之间的接线方式等，将多个模块组合得到一个系统。
那么一个module应当具有哪些要素呢？首先对于一个module，我们应当设计好其各个I/O，以及每个I/O的性质，用于与模块外部的信号相联系，让用法者知道如何连线。
第二，作为开发者，我们需要自己设计模块内部的线路来实现所需要的功能。
因此需要对模块内部浮现的变量举行声明，同时通过语句、代码块等实现模块的功能。
综上所述，我们把一个module分成以下五个部分：模块名端口定义I/O解释第1页共9页。
vreilog基本语法知识
vreilog基本语法知识好嘞，以下是为您创作的关于“Verilog 基本语法知识”的指南文章：嘿，朋友！您知道吗，Verilog 就像是一座神秘的城堡，而掌握它的基本语法知识，就是我们打开这座城堡大门的钥匙。
先来说说变量声明吧。
这就好比我们要去旅行，得先准备好行李。
在 Verilog 里，变量有各种各样的类型，像 wire 呀，reg 呀，等等。
wire 就像是一条畅通无阻的高速公路，信号可以在上面自由流动；reg 呢，则像是一个仓库，能存储数据。
您想想，如果把变量类型搞错了，那不就像是带着泳衣去爬雪山，完全不对路嘛！再看看模块声明。
这模块呀，就像是一个个小房间，每个房间都有自己独特的功能。
模块的输入输出端口，就像是房间的门窗，数据从这些门窗进进出出。
我们得把这些门窗的类型和方向搞清楚，不然就会像走进了一个迷宫，晕头转向的。
还有那赋值语句，这可是让数据动起来的关键。
就好比给汽车加油，让它能跑起来。
阻塞赋值和非阻塞赋值，您可别搞混了。
阻塞赋值就像急性子，马上就完成赋值；非阻塞赋值呢，像个慢性子，要等到合适的时候才完成。
要是用错了，程序可就乱套啦，您说是不是？说到条件语句，if-else 就像个聪明的导航，根据不同的情况给我们指引不同的方向。
case 语句呢，则像是一个分类高手，把各种情况分得清清楚楚。
这要是用得好，程序就能像乖巧的孩子，听话又高效。
循环语句也不能少啊！for 循环就像是个勤劳的小蜜蜂，按照固定的次数飞来飞去；while 循环呢，像个执着的卫士，直到条件不满足才肯停下。
要是不会用循环，那可就像只会走直线，不会拐弯啦！时序控制也很重要哦！就像火车得按照时刻表运行，Verilog 中的时序控制能让我们的程序在正确的时间做正确的事。
怎么样，朋友？Verilog 的基本语法知识是不是很有趣又很重要？只要我们用心去学，去实践，这座神秘的城堡就能被我们轻松征服！让我们一起加油，成为 Verilog 的高手！。
verilog语法 运算符及表达式
verilog语法运算符及表达式运算符及表达式是Verilog语言中非常重要的概念，通过运算符和表达式，可以实现各种计算和逻辑操作。
本文将详细介绍Verilog 语言中常用的运算符及其使用方法，以及如何构建有效的表达式。
一、算术运算符算术运算符用于执行基本的数学运算，包括加法、减法、乘法和除法。
Verilog语言中的算术运算符与普通的数学运算符类似，包括加号（+）、减号（-）、乘号（*）和除号（/）。
例如，可以使用加法运算符计算两个变量的和：sum = a + b;其中，sum、a和b是变量，表示两个操作数和结果。
二、关系运算符关系运算符用于比较两个值之间的关系，包括等于（==）、不等于（!=）、大于（>）、小于（<）、大于等于（>=）和小于等于（<=）。
关系运算符通常用于条件语句或循环语句中，用于判断条件是否满足。
例如，可以使用等于运算符判断两个变量是否相等：if(a == b) begin// 代码块end三、逻辑运算符逻辑运算符用于执行逻辑操作，包括与（&&）、或（||）和非（!）。
逻辑运算符通常用于布尔表达式中，用于判断多个条件是否同时满足或者满足其中一个条件。
例如，可以使用与运算符判断两个条件是否同时满足：if(a && b) begin// 代码块end四、位运算符位运算符用于对二进制位进行操作，包括与（&）、或（|）、异或（^）和取反（~）。
位运算符通常用于处理数字的各个二进制位。
例如，可以使用与运算符将两个变量的对应二进制位进行与操作：result = a & b;其中，result、a和b是变量，表示两个操作数和结果。
五、赋值运算符赋值运算符用于将一个值赋给一个变量，包括等号（=）、加等（+=）、减等（-=）、乘等（*=）、除等（/=）等。
赋值运算符通常用于将计算结果保存到一个变量中。
例如，可以使用等号将一个变量的值赋给另一个变量：b = a;六、条件运算符条件运算符是一种特殊的运算符，用于根据条件选择不同的值。
verilog and语句
verilog and语句摘要：一、Verilog简介1.Verilog是一种硬件描述语言2.用于描述数字电路和模拟混合信号电路3.设计人员可以用它来描述电路的结构和功能二、And语句在Verilog中的作用1.And语句用于连接两个或多个信号2.实现逻辑与操作3.常见于组合逻辑电路的设计三、And语句的语法1.基本语法2.示例四、And语句的注意事项1.保持信号宽度一致2.避免出现“X”信号3.使用合适的括号正文：Verilog是一种硬件描述语言，广泛应用于数字电路和模拟混合信号电路的设计领域。
设计人员可以用它来描述电路的结构和功能，从而实现对电路的控制。
在Verilog中，And语句是一种重要的逻辑连接方式，用于实现逻辑与操作。
下面，我们将详细介绍And语句的语法和使用注意事项。
首先，我们来看一下And语句的基本语法。
在Verilog中，And语句用于连接两个或多个信号。
它的基本语法如下：```A & B;```其中，A和B是需要连接的信号名。
在实际应用中，还可以使用括号来改变优先级，如下所示：```A & (B | C);```接下来，我们通过一个示例来演示如何使用And语句。
假设我们有一个4位全加器，其输入为A、B、Cin，输出为SUM和Cout。
我们可以用Verilog 代码来描述这个全加器，如下所示：```module full_adder(input A,input B,input Cin,output SUM,output Cout);assign SUM = A ^ B ^ Cin; // 异或操作实现和assign Cout = (A & B) | (A & Cin) | (B & Cin); // 与操作实现进位endmodule```最后，我们需要注意使用And语句时的一些事项。
首先，保持信号宽度一致。
例如，如果A和B是4位信号，那么Cin也应该是4位信号。
verilog宏定义格式
verilog宏定义格式Verilog是一种硬件描述语言（HDL），常用于数字电路设计和验证。
使用合适的宏定义格式可以提高代码的可读性和可维护性。
本文将介绍Verilog宏定义的常用格式和示例。
一、Verilog宏定义的基本语法在Verilog中，使用宏定义可以将一段代码或者常量进行命名，方便在后续代码中引用。
其基本语法如下：`define 常量名常量值其中，`define是定义宏的关键字，常量名是用户自定义的标识符，常量值可以是任何合法的Verilog表达式，例如数字、连续赋值或者其他宏定义。
二、无参数宏定义的示例无参数宏定义是最常见的一种宏定义形式，其格式如下：`define 常量名常量值下面是一个简单的示例：`define CLK_FREQ 100000000在上述示例中，定义了一个名为CLK_FREQ的宏，其值为100000000。
三、带参数宏定义的示例带参数宏定义可以根据传入的参数生成不同的代码片段。
其格式如下：`define 宏名(PARAM_1, PARAM_2, ...) 代码片段下面是一个简单的示例：`define ADD(a, b) a + b在上述示例中，定义了一个名为ADD的宏，它接受两个参数a和b，并返回它们的和。
四、多行宏定义的示例有时候，宏定义的代码片段比较复杂，需要跨多行进行书写。
此时，可以使用反斜杠（\）将代码连成一行。
下面是一个示例：`define MULTILINE_MACRO(a, b, c) \begin \if (a > b) \c = a; \else \c = b; \end在上述示例中，定义了一个多行宏MULTILINE_MACRO，根据a和b的大小比较结果，将较大值赋给c。
五、条件宏定义的示例条件宏定义可以根据条件编译实现不同的代码生成。
其格式如下：`ifdef 宏名代码片段`endif下面是一个示例：`ifdef DEBUG$display("Debug mode enabled");`endif在上述示例中，如果宏DEBUG已定义，则输出调试模式已启用的信息。