高速PCB设计的叠层问题
随着高速电路的不断涌现，PCB板的复杂度也越来越高，为了避免电气因素的干扰，信号层和电源层必须分离，所以就牵涉到多层PCB的设计。在多层板的设计中，对于叠层的安排显得尤为重要。一个好的叠层设计方案将会大大减小EMI及串扰的影响，在下面的讨论中，我们将具体分析叠层设计如何影响高速电路的电气性能。
一．多层板和铺铜层(Plane) 多层板在设计中和普通的PCB板相比，除了添加了必要的信号走线层之外，最重要的是安排了独立的电源和地层(铺铜层)。在高速数字电路系统中，使用电源和地层来代替以前的电源和地总线的优点主要在于：
1. 为数字信号的变换提供一个稳定的参考电压。 2. 均匀地将电源同时加在每个逻辑器件上 3. 有效地抑制信号之间的串扰
原因在于，使用大面积铺铜作为电源和地层大大减小了电源和地的电阻，使得电源层上的电压很均匀平稳，而且可以保证每根信号线都有很近的地平面相对应，这同时减小了信号线的特征阻抗，对有效地较少串扰也非常有利。所以，对于某些高端的高速电路设计，已经明确规定一定要使用6层(或以上的)的叠层方案，如Intel对PC133内存模块PCB板的要求。这主要就是考虑到多层板在电气特性，以及对电磁辐射的抑制，甚至在抵抗物理机械损伤的能力上都明显优于低层数的PCB板。 如果从成本的因素考虑，也并不是层数越多价格越贵，因为PCB板的成本除了和层数有关外，还和单位面积走线的密度有关，在降低了层数后，走线的空间必然减小，从而增大了走线的密度，甚至不得不通过减小线宽，缩短间距来达到设计要求，往往这些造成的成本增加反而有可能会超过减少叠层而降低的成本，再加上电气性能的变差，这种做法经常会适得其反。所以对于设计者来说，一定要做到全方面的考虑。
二．高频下地平面层对信号的影响 如果我们将PCB的微带布线作为一个传输线模型来看，那么地平面层也可以看成是传输线的一部分，这里可以用“回路”的概念来代替“地”的概念，地铺铜层其实是信号线的回流通路。电源层和地层通过大量的去耦电容相连，在交流情况下，电源层和地层可以看成是等价的。在低频和高频下电流回路有什么不同呢?从下图中我们可以看出来，在低频下，电流是沿电阻最小的路径流回，而在高频情况下，电流是沿着电感最小的回路流回，也是阻抗最小的路径，表现为回路电流集中分布在信号走线的正下方。
高频下，当一条导线直接在接地层上布置时，即使存在更短的回路，回路电流也要直接从始发信号路径下的布线层流回信号源，这条路径具有最小阻抗，即电感最小和电容最大。这种靠大电容耦合抑制电场，靠小电感耦合抑制磁场来维持低电抗的方法称为自屏蔽。 下面这个公式反映了信号线下方回流路径上的电流密度随各种条件而变化的规律：
从公式中可以得出结论：在电流回路上，离信号线越近的位置，电流的密度越大，这种情况下整个回路的面积最小，因而电感也最小。同时可以想象，信号线和回路如果离的很近，两者电流大小近似相等，方向相反，在外部空间产生的磁场可以相互抵消，因此对外界的EMI也很小。所以，在叠层设置时最好保证每个信号走线层都有很近的地平面层相对应。 现在考虑地平面上的串扰问题，在高频数字电路中，造成串扰的主要原因是电感耦合的结果。从上面回路电流密度分布的公式看出，当几个信号线离的比较近的时候，相互的回路电流会产生交叠，这时候两者之间的磁场必然相互干扰，从而产生串扰噪声。串扰电压的大小和信号线之间的距离D，地平面的高度H以及系数K有关，见下图：
式中K与信号的上升时间以及相互干扰的信号线的长度有关。对于叠层设置来说，无疑拉近信号层和地层的距离将会有效的减少地平面的串扰。 在实际PCB布线时经常会遇到这样一个问题，就是在对电源和地层进行铺铜时，如果不注意，可能会在铺铜区里出现一个隔离的槽，这一情况往往是由于过孔过密，或者过孔的隔离区设计不合理造成的(如图)。后果是减慢了上升时间，增加了回路面积，从而导致电感的增大，容易产生不必要的串扰和EMI，我们要避免发生这种现象。
因为回路电流绕道而增大的电感大致可以表示为： L=5Dln(D/W) D代表信号线到断槽最近端的垂直距离，W是指走线的线宽。
三．几种典型的叠层方案及分析 了解了上述基本知识，我们可以得出相应的叠层设计方案。总体来说，尽量遵循以下几方面的规则：
1. 铺铜层最好要成对设置，比如六层板的2，5或者3，4层要一起铺铜，这是考虑到工艺上平衡结构的要求，因为不平衡的铺铜层可能会导致PCB板的翘曲变形。 2. 信号层和铺铜层要间隔放置，最好每个信号层都能和至少和一个铺铜层紧邻。 3. 缩短电源和地层的距离，有利于电源的稳定和减少EMI。 4. 在很高速的情况下，可以加入多余的地层来隔离信号层，但建议不要多加电源层来隔离，这样可能造成不必要的噪声干扰。
但实际情况是，上述谈到的各种因素不可能同时满足，这时我们就要考虑一种相对来说比较合理的解决办法。下面就分析几种典型的叠层设计方案： 首先分析四层板的叠层设计。一般来说，对于较复杂的高速电路，最好不采用4层板，因为它存在若干不稳定因素，无论从物理上还是电气特性上。如果一定要进行四层板设计，则可以考虑设置为：电源-信号-信号-地，还有一种更好的方案是：外面两层均走地层，内部 两层走电源和信号线，这种方案是四层板设计的最佳叠层方案，对EMI有极好的抑制作用，同时对降低信号线阻抗也非常有利，但这样布线空间较小，对于布线密度较大的板子显得比较困难。 下面重点讨论一下六层板的叠层设计，现在很多电路板都采用6层板技术，比如内存模块PCB板的设计，大部份都采用6层板(高容量的内存模块可能采用10层板)。最常规的6层板叠层是这样安排的：信号-地-信号-信号-电源-信号，从阻抗控制的观点来讲，这样安排是合理的，但由于电源离地平面较远，对较小共模EMI的辐射效果不是很好。如果改将铺铜区放在3和4层，则又会造成较差的信号阻抗控制及较强的差模EMI等不良问题。还有一种添加地平面层的方案，布局为：信号-地-信号-电源-地-信号，这样无论从阻抗控制还是从降低EMI的角度来说，都能实现高速信号完整性设计所需要的环境。但不足之处是层的堆叠不平衡，第三层是信号走线层，但对应的第四层却是大面积铺铜的电源层，这在PCB工艺制造上可能会遇到一点问题，在设计的时候可以将第三层所有空白区域铺铜来达到近似平衡结构的效果。 更复杂的电路实现需要使用十层板的技术，十层的PCB板绝缘介质层很薄，信号层可以离地平面很近，这样就非常好的控制了层间的阻抗变化，一般只要不出现严重的叠层设计错误，设计者都能较容易地完成高质量的高速电路板设计。如果走线非常复杂，需要更多的走线层，我们可以将叠层设置为：信号-信号-地-信号-信号-信号-信号-电源-信号-信号，当然这种情况不是我们最理想的，我们要求信号走线能在少量的层布完，而是用多余的地层来隔离其它信号层，所以更通常的叠层方案是：信号-地-信号-信号-电源-地-信号-信号-地-信号，可以看到，这里使用了三层地平面层，而只用了一层电源(我们只考虑单电源的情况)。这是因为，虽然电源层在阻抗控制上的效果和地平面层一样，但电源层上的电压受干扰较大，存在较多的高阶谐波，对外界的EMI也强，所以和信号走线层一样，是最好被地平面屏蔽起来的。同时，如果使用多余的电源层来隔离，回路电流将不得不通过去耦电容来实现从地平面到电源平面的转换，这样，在去耦电容上过多的压降会产生不必要的噪声影响。
四．总结 上面仅仅讨论了在PCB叠层设计时会遇到的部分问题，具体应视实际情况而定，在能力范围内，经常还要兼顾信号质量与成本。在依照上面所阐述的理论原则来进行叠层方案的设计的同时，我们还需要考虑一些其它的布线原则来配合，比如每一层走线的方向，信号层电源线宽的定义，以及去耦电容的摆放等等。只有综合考虑各方面的因素，才能最终设计出一块性能较好的电路板。
根据PCB板器件密度和管脚密度估算出所需信号层数，确定总层数；若板卡必须要符合某种标准，同时也要考虑板卡厚度，有时要根据厚度限制对最佳叠层做出一定让步，改用其它叠层结构。 电源层应紧邻地层，并处于叠层中部，并且尽量避免将信号层夹在在电源层与地层之间。电源平面与地平面的紧密相邻好比形成一个平板电容，当两平面靠的越近，则该电容容值就越大。该电容的主要作用是为高频噪声（诸如开关噪声等）提供一个低阻抗回流路径，从而使接收器件的电源输入拥有更小的纹波，增强接收器件本身的性能。 优先考虑高速信号、时钟信号的传输线模型，为这些信号设计一个完整的参考平面，尽量避免跨平面分割区，以控制特性阻抗和保证信号回流路径的完整。 两信号层相邻的情况。对于具有高速信号的板卡，理想的叠层是为每一个高速信号层都设计一个完整的参考平面，但在实际中我们总是需要在PCB层数和PCB成本上做一个权衡。在这种情况下不能避免有两个信号层相邻的现象。我们目前的做法是让两信号层间距加大和使两层的走线尽量处于垂直，以避免层与层之间的信号串扰。 PCB叠层结构具有对称性。这样做的好处有，一方面可以方便PCB厂商制造板卡，另一方面也可以避免多层板压合过程中因厚度及材料的不同无法消除应力而产生板卡翘曲。 次表面设计成地层，有利于减小EMI。次表面，即紧靠表层（top、bottom）的层。 设计叠层时要领会以上原则，灵活运用。有时并不能同时满足所有原则、或者将所有原则应用到最佳，应该根据板卡的实际需求，确定层结构。
阻抗控制
随着 PCB 信号切换速度不断增长，当今的 PCB 设计厂商需要理解和控制 PCB 迹线的阻抗。
相应于现代数字电路较短的信号传输时间和较高的时钟速率，PCB 迹线不再是简单的连接，而是传输线。
在实际情况中，需要在数字边际速度高于1ns 或模拟频率超过300Mhz时控制迹线阻抗。
PCB 迹线的关键参数之一是其特性阻抗（即波沿信号传输线路传送时电压与电流的比值）。
印制电路板上导线的特性阻抗是电路板设计的一个重要指标，特别是在高频电路的PCB 设计中，必须考虑导线的特性阻抗和器件或信号所要求的特性阻抗是否一致，是否匹配。
这就涉及到两个概念：阻抗控制与阻抗匹配，本文重点讨论阻抗控制和叠层设计的问题。
阻抗控制阻抗控制(eImpedance Controling)，线路板中的导体中会有各种信号的传递，为提高其传输速率而必须提高其频率，线路本身若因蚀刻，叠层厚度，导线宽度等不同因素，将会造成阻抗值得变化，使其信号失真。
故在高速线路板上的导体，其阻抗值应控制在某一范围之内，称为“阻抗控制”。
PCB 迹线的阻抗将由其感应和电容性电感、电阻和电导系数确定。
影响PCB走线的阻抗的因素主要有: 铜线的宽度、铜线的厚度、介质的介电常数、介质的厚度、焊盘的厚度、地线的路径、走线周边的走线等。
PCB 阻抗的范围是 25 至120 欧姆。
在实际情况下，PCB 传输线路通常由一个导线迹线、一个或多个参考层和绝缘材质组成。
迹线和板层构成了控制阻抗。
PCB 将常常采用多层结构，并且控制阻抗也可以采用各种方式来构建。
但是，无论使用什么方式，阻抗值都将由其物理结构和绝缘材料的电子特性决定：信号迹线的宽度和厚度迹线两侧的内核或预填材质的高度迹线和板层的配置内核和预填材质的绝缘常数PCB传输线主要有两种形式：微带线（Microstrip）与带状线（Stripline）。
微带线（Microstrip）：微带线是一根带状导线，指只有一边存在参考平面的传输线，顶部和侧边都曝置于空气中（也可上敷涂覆层），位于绝缘常数 Er 线路板的表面之上，以电源或接地层为参考。
28道《PCB布线及设计》考试题及答案(面试题一)
28道《PCB布线及设计》考试题及答案（面试题一）一、如何处理实际布线中的一些理论冲突的问题？问：在实际布线中，很多理论是相互冲突的;例如：1。
处理多个模/数地的接法：理论上是应该相互隔离的，但在实际的小型化、高密度布线中，由于空间的局限或者绝对的隔离会导致小信号模拟地走线过长，很难实现理论的接法。
我的做法是：将模/数功能模块的地分割成一个完整的孤岛，该功能模块的模/数地都连接在这一个孤岛上。
再通过沟道让孤岛和“大”地连接。
不知这种做法是否正确?2。
理论上晶振与CPU的连线应该尽量短，由于结构布局的原因，晶振与CPU的连线比较长、比较细，因此受到了干扰，工作不稳定，这时如何从布线解决这个问题? 诸如此类的问题还有很多，尤其是高速PCB布线中考虑EMC、EMI问题，有很多冲突，很是头痛，请问如何解决这些冲突?答：1. 基本上, 将模/数地分割隔离是对的。
要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。
2. 晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain与phase的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰。
而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。
所以, 一定要将晶振和芯片的距离进可能靠近。
3. 确实高速布线与EMI的要求有很多冲突。
但基本原则是因EMI 所加的电阻电容或ferrite bead, 不能造成信号的一些电气特性不符合规范。
所以, 最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题, 如高速信号走内层。
最后才用电阻电容或ferrite bead的方式, 以降低对信号的伤害。
二、在高速设计中，如何解决信号的完整性问题?差分布线方式是如何实现的?对于只有一个输出端的时钟信号线，如何实现差分布线?答：信号完整性基本上是阻抗匹配的问题。
一到八层电路板的叠层设计方式
一到八层电路板的叠层设计方式电路板的叠层安排是对PCB的整个系统设计的基础。
叠层设计如有缺陷，将最终影响到整机的EMC性能。
总的来说叠层设计主要要遵从两个规矩:1. 每个走线层都必须有一个邻近的参考层(电源或地层);2. 邻近的主电源层和地层要保持最小间距,以提供较大的耦合电容;下面列出从单层板到八层板的叠层：一、单面板和双面板的叠层对于两层板来说，由于板层数量少，已经不存在叠层的问题。
控制EMI辐射主要从布线和布局来考虑；单层板和双层板的电磁兼容问题越来越突出。
造成这种现象的主要原因就是因是信号回路面积过大，不仅产生了较强的电磁辐射，而且使电路对外界干扰敏感。
要改善线路的电磁兼容性，最简单的方法是减小关键信号的回路面积。
关键信号：从电磁兼容的角度考虑，关键信号主要指产生较强辐射的信号和对外界敏感的信号。
能够产生较强辐射的信号一般是周期性信号，如时钟或地址的低位信号。
对干扰敏感的信号是指那些电平较低的模拟信号。
单、双层板通常使用在低于10KHz的低频模拟设计中:1 在同一层的电源走线以辐射状走线，并最小化线的长度总和；2 走电源、地线时，相互靠近；在关键信号线边上布一条地线，这条地线应尽量靠近信号线。
这样就形成了较小的回路面积，减小差模辐射对外界干扰的敏感度。
当信号线的旁边加一条地线后，就形成了一个面积最小的回路，信号电流肯定会取道这个回路，而不是其它地线路径。
3 如果是双层线路板，可以在线路板的另一面，紧靠近信号线的下面，沿着信号线布一条地线，一线尽量宽些。
这样形成的回路面积等于pcb线路板的厚度乘以信号线的长度。
二、四层板的叠层推荐叠层方式：2.1 SIG－GND(PWR)－PWR (GND)－SIG；2.2 GND－SIG(PWR)－SIG(PWR)－GND；对于以上两种叠层设计，潜在的问题是对于传统的1.6mm（62mil）板厚。
层间距将会变得很大，不仅不利于控制阻抗，层间耦合及屏蔽；特别是电源地层之间间距很大，降低了板电容，不利于滤除噪声。
hsp
设计高速电路板的注意事项转自《电子工程专辑》∙叠层数问题∙特性阻抗∙延迟∙EMC我最近针对一篇关于PCB特性阻抗的文章写了封信。
该文阐述了工艺过程的变化是怎样引起实际阻抗发生变化的，以及怎样用精确的现场解决工具(field solver)来预见这种现象。
我在信中指出,即使没有工艺的变化，其它因素也会引起实际阻抗很大的不同。
在设计高速电路板时，自动化设计工具有时不能发现这种不很明显但却非常重要的问题。
然而，只要在设计的早期步骤当中采取一些措施就可以避免这种问题。
我把这种技术称做“防卫设计”(defensive design)。
叠层数问题一个好的叠层结构是对大多数信号整体性问题和EMC问题的最好防范措施，同时也最易被人们误解。
这里有几种因素在起作用，能解决一个问题的好方法可能会导致其它问题的恶化。
很多系统设计供应商会建议电路板中至少应该有一个连续平面以控制特性阻抗和信号质量，只要成本能承受得起，这是个很好的建议。
EMC咨询专家时常建议在外层上放置地线填充(ground fill)或地线层来控制电磁辐射和对电磁干扰的灵敏度，在一定条件下这也是一种好建议。
图1：用电容模型分析叠层结构中的信号问题然而，由于瞬态电流的原因，在某些普通设计中采用这种方法可能会遇到麻烦。
首先，我们来看一对电源层/地线层这种简单的情况：它可看作为一个电容(图1)。
可以认为电源层和地线层是电容的两个极板。
要想得到较大的电容值，就需将两个极板靠得更近(距离D)，并增大介电常数(ε▼r▼)。
电容越大则阻抗越低，这是我们所希望的，因为这样可以抑制噪声。
不管其它层怎样安排，主电源层和地线层应相邻，并处于叠层的中部。
如果电源层和地线层间距较大，就会造成很大的电流环并带来很大的噪声。
如果对一个8层板，将电源层放在一侧而将地线层放在另一侧，将会导致如下问题：1. 最大的串扰。
由于交互电容增大，各信号层之间的串扰比各层本身的串扰还大。
2. 最大的环流。
高速PCB电路的布线设计指南
高速PCB设计指南之一第一篇PCB布线在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。
PCB布线有单面布线、双面布线及多层布线。
布线的方式也有两种：自动布线及交互式布线，在自动布线之前，可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。
必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。
自动布线的布通率，依赖于良好的布局，布线规则可以预先设定，包括走线的弯曲次数、导通孔的数目、步进的数目等。
一般先进行探索式布经线，快速地把短线连通，然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。
并试着重新再布线，以改进总体效果。
对目前高密度的PCB设计已感觉到贯通孔不太适应了，它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用，还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB 板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会，才能得到其中的真谛。
1 电源、地线的处理既使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。
所以对电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。
对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作以表述：（1）、众所周知的是在电源、地线之间加上去耦电容。
（2）、尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5 mm 对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用)（3）、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。
高速PCB过孔研究解析
在数字通信系统中，随着PCB布线密度，布线层数和传输信号速率的不断增加，信号完整性的问题变得越来越突出，已经成为高速PCB设计者巨大的挑战。
而在高速PCB设计中，过孔已经越来越普遍使用，其本身的寄生参数极易造成信号完整性问题，如何减少过孔本身所产生的信号完整性问题，已经成为高速PCB设计者研究的重点和难点。
过孔是多层高速PCB的重要组成部分，过孔的费用通常可以占到整个PCB费用的30%~40%，过孔主要由两个作用：不同层的电气连接和器件的固定和定位。
工艺上分为盲孔，埋孔和通孔。
盲孔和埋孔得深度不超过PCB的厚度，只连通PCB中的部分层；通孔则贯穿整个PCB层，另外由于通孔在工艺上更易实现，成本较低，所以绝大部分PCB只使用通孔，本文主要讨论通孔的情况。
若经过严格的物理理论推导和近似分析，可以把过孔的等效电路模型为一个电感两端各串联一个接地电容，如图所示。
图过孔的等效电路模型从等效电路模型可知，过孔本身存在对地的寄生电容，假设过孔反焊盘直径为D2，过孔焊盘的直径为D1，PCB板的厚度为T,板基材介电常数为ε,则过孔的寄生电容大小近似于：过孔的寄生电容可以导致信号上升时间延长，传输速度减慢，从而恶化信号质量。
同样，过孔同时也存在寄生电感，在高速数字PCB中，寄生电感带来的危害往往大于寄生电容。
它的寄生串联电感会削弱旁路电容的贡献，从而减弱整个电源系统的滤波效用。
假设L为过孔的电感，h为过孔的长度，d为中心钻孔的直径。
过孔近似的寄生电感大小近似于：为了量化分析过孔直径，过孔深度，过孔焊盘和反焊盘几种关键参数对高速PCB的信号完整性的影响，本文采用了全波电磁仿真软件HFSS软件对高速PCB过孔进行了三维仿真分析，与传统的电路等效方式仿真，全波电磁仿真软件具有仿真结果准确可靠，仿真速度快，界面友好等优点。
为详细分析过孔的关键参数对过孔性能的影响，把部分关键参数设置为动态，设置如下：材质为FR4，介点系数为4.4，反焊盘直径R_antipad变化范围10mil~17mil；过孔直径R_via变化范围10mil~13mil，过孔焊盘R_pad变化范围12mil~16mil，过孔深度H_pad变化范围59mil~70mil。
PCB印制电路板-高速PCB设计指南 精品
高速PCB设计指南之一第一篇PCB布线在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。
PCB布线有单面布线、双面布线及多层布线。
布线的方式也有两种：自动布线及交互式布线，在自动布线之前，可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。
必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。
自动布线的布通率，依赖于良好的布局，布线规则可以预先设定，包括走线的弯曲次数、导通孔的数目、步进的数目等。
一般先进行探索式布经线，快速地把短线连通，然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。
并试着重新再布线，以改进总体效果。
对目前高密度的PCB设计已感觉到贯通孔不太适应了，它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用，还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB 板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会，才能得到其中的真谛。
1 电源、地线的处理既使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。
所以对电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。
对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作以表述：（1）、众所周知的是在电源、地线之间加上去耦电容。
（2）、尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5 mm对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用)（3）、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。
浅谈六层板的叠层
在《PCB的筋骨皮》一文中，我们提出了当板厚在1.6mm及以上时，怎样避免使用假八层的叠层，而导致PCB成本增加的问题。
感觉大家的回答很踊跃哈，看来这个问题还是比较典型的。
本来想截取一些回答放在这里，不过篇幅的关系，大家可以自己去上一篇文章，看看文章后面的精选答复。
在此文中我们结合平时的设计经验，提出了自己的见解，希望给大家一个答案，请大家指导分享。
1、什么是假八层我们常规的六层板叠层，是L2-3一张芯板(core)，L4-5(core)一张芯板，其它的用PP加铜箔,最后压合在一起而成的。
如图一所示。
图一但是六层板板厚在1.6mm及以上时，如果要进行常规阻抗控制（单线50欧姆，差分100欧姆），在层叠上会导致3、4层之间的厚度较高，超过3个7628半固化片的厚度。
因大部分工厂PP最多只能叠3张（超过3张压合时，PP经高温由半固化状态转变成液态后容易从PNL板边流失）。
这时候在生产上通常会用一个光板（没有铜皮的芯板或者把常规芯板两面的铜箔蚀刻掉）添加在3、4层之间来辅助达到预期的层叠厚度，这就是通常所说的假八层。
其实那并不是真正的八层板，而是为了满足板子阻抗的需要，而出现的一种特殊叠层方式。
比如下图六层板因阻抗或设计所限，中间多用了一张光板，两张芯板加一张光板，这本来是八层的叠构设计，实际做出来是六层的效果。
这种就叫假八层板（实际是真六层板）。
当然这只是假八层其中的一种情况，如下图所示，3、4层之间用了2张7628半固化片加一个假芯板的方案，这个做法会增加成本。
图二你注意到了吗？图一用的是两张芯板(core)，而图二中用的是三张芯板(core)，成本有很大的差异。
那么我们怎样去避免这种情况的出现呢，我们推荐了以下几种做法，请大家参考借鉴。
2、非高密时的解决方案三个布线层方案这个答案有人回复了：如果可以实现3个布线层完成设计，那么六层板完全可以设计成为常规层叠。
或者关键信号线（高速信号）数量不多，区域集中，也可以使用这个层叠方案，局部高速信号区域对应的相邻层铺地铜，做成局部3层布线（L1&L4&L6)。
layout面试题目(3篇)
第1篇一、基础知识1. 请简述PCB（印刷电路板）的基本概念和组成。
2. 请列举并解释PCB设计中的主要步骤。
3. 请说明PCB设计中常见的信号完整性问题及其产生原因。
4. 请解释PCB设计中的电磁兼容性（EMC）问题及其解决方法。
5. 请简述PCB设计中的热设计原则。
6. 请列举并解释PCB设计中的层叠设计原则。
7. 请解释PCB设计中信号完整性（SI）与电源完整性（PI）的关系。
8. 请说明PCB设计中如何进行电源规划。
9. 请解释PCB设计中如何进行接地设计。
10. 请说明PCB设计中如何进行去耦电容设计。
二、PCB Layout技能1. 请简述PCB Layout工程师需要掌握的软件工具。
2. 请说明Altium Designer、Eagle、PADS等软件在PCB Layout设计中的应用。
3. 请简述PCB Layout设计中的元件布局原则。
4. 请说明PCB Layout设计中的布线原则。
5. 请解释PCB Layout设计中的阻抗匹配原则。
6. 请说明PCB Layout设计中的信号完整性（SI）优化方法。
7. 请解释PCB Layout设计中的电源完整性（PI）优化方法。
8. 请简述PCB Layout设计中的层叠设计方法。
9. 请说明PCB Layout设计中的热设计方法。
10. 请解释PCB Layout设计中的电磁兼容性（EMC）优化方法。
三、项目经验1. 请简述您参与过的PCB Layout设计项目，包括项目背景、设计要求、设计过程和最终成果。
2. 在您参与的项目中，遇到过哪些信号完整性（SI）问题？您是如何解决的？3. 在您参与的项目中，遇到过哪些电源完整性（PI）问题？您是如何解决的？4. 在您参与的项目中，遇到过哪些热设计问题？您是如何解决的？5. 在您参与的项目中，遇到过哪些电磁兼容性（EMC）问题？您是如何解决的？6. 请简述您在PCB Layout设计过程中，如何进行设计验证和测试。
allegro foil叠法
allegro foil叠法Allegro foil叠法是一种高效、实用的电子电路设计方法，广泛应用于各种电子设备和产品的开发过程中。
本文将详细介绍Allegro foil叠法的设计步骤、应用场景及优势，并提供一些实践注意事项。
一、Allegro foil叠法简介Allegro foil叠法，又称Allegro PCB叠层设计法，是一种基于印刷电路板（PCB）的叠层设计方法。
它通过在PCB上交替堆叠不同材质的箔片，实现电路信号的传输和布局。
与传统的电路设计方法相比，Allegro foil叠法具有更高的集成度、更小的体积和更好的性能。
二、叠法步骤详解1.设计原理图：首先，根据电路需求，设计工程师需要绘制出完整的原理图，包括各个元器件的连接关系和信号走向。
2.布局：在PCB设计软件中，将原理图转化为实际PCB布局，考虑元器件的摆放、信号走线的布局以及叠层结构的设计。
3.叠层设计：根据Allegro foil叠法的要求，在PCB上设置交替的金属箔层，以实现信号的高速传输。
通常，金属箔层的厚度、材质和电磁特性会根据电路需求进行选择。
4.布线：在布局的基础上，对各个信号进行布线。
注意遵循布线规则，如避免信号走线过长、交叉布线等，以保证信号传输的质量和稳定性。
5.校验：完成布线后，进行电磁兼容性（EMC）和信号完整性（SI）的校验，确保电路设计满足实际应用需求。
6.制作与测试：将设计好的PCB发送至生产厂家进行制作，并对成品进行性能测试，验证电路设计的正确性。
三、应用场景及优势1.高频高速电路：Allegro foil叠法适用于高频高速电路的设计，如射频电路、数据通信电路等，能有效减小信号传输的损耗和延迟。
2.紧凑型设备：在体积有限的设备中，Allegro foil叠法可以实现更高密度的电路布局，提高设备性能。
3.电磁兼容性要求严格的场合：Allegro foil叠法通过交替叠层，可以有效抑制电磁干扰，提高电路的稳定性。