高速串行信号的测试码型分析
高速串行链路设计的测试码型讨论
美国Centellax公司深圳代表处 张昌骏
摘要
本文讨论了高速串行链路中常用的测试码型伪随机码流的原理，以及不同的测试码型对物理层测试结果的
影响。
关键词
测试码型，高速背板的物理层测试，高速电缆的物理层测试，PRBS，伪随机码型
高速串行总线的常用测试码型
在当今的电信和计算机产品上，相比传统的并行总线，电路中的串行总线越来越多，速率越来越快。比如
通信产品中的10GBase-KR、CPRI2代，计算机中的PCIe Gen2、SATA6G，存储产品中的SAS6G、FC8.5G，
这些串行总线都陆续的跨过了5Gbps。由于速率比较高，使得串行总线上的相关的收发器芯片（SERDES）、
连接器、单板、背板的设计面临着越来越多的挑战。对于这些高速串行总线的物理层测试，测试码型的选
用至关重要，在很多串行总线的规范中对测试码型有严格的要求。本文将对此进行探讨。
首先，串行总线的物理层测试通常分为发射机测试和接收机测试，又称为TX测试和RX测试。发射机测试
通常包括眼图、抖动、信号波形、幅度、上升下降时间等测试项目，接收机测试通常包括误码率、抖动容
限、接收机灵敏度等测试项目。对于眼图测试、误码率和抖动容限测试，最常用的测试码是伪随机码（Pseudo
Random Binary Sequence，简称PRBS），主要有PRBS7、PRBS15、PRBS23和PRBS31。除了PRBS以外，
K28.5、1010、CJPAT等码型在很多串行总线的物理层测试中都很常用，特别是计算机上的串行标准（比如
SATA、USB3.0、SAS）的测试码型有所不同，在本文中主要讨论最常用的测试码型——PRBS。
PRBS的实现方法
顾名思义，PRBS是伪随机码流，在其码流中包括了所有可能出现的比特组合，而且其出现的概率是相同的。
PRBS信号是由PRBS码型发生器生成的。PRBS发生器通常是由线性反馈移位寄存器（Linear Feedback Shift
Register，简称LFSR）和异或电路组成。如下图1所示为最简单的PRBS3的码型发生器，其多项式为X3+X2+1，
即寄存器的第3位与第2位做异或（XOR）
的逻辑运算后返回到寄存器的第1位，寄存
器的第3位X3同时也是PRBS3发生器的输
出。
在表格1中显示了PRBS3的n个周期的时钟
后输出n个比特的码流。X1/X2/X3分别是3
个比特移位寄存器的低位到高位，输出位是
X3，初始状态为X1/X2/X3 = 1/1/1，如 表格
第1行所示。 图 1：PRBS3码型发生器原理 第1个时钟沿到达后，X3与X2异或后等于0，输入到X1，同时X1和X2
前移到X2和X3，所以X1/X2/X3=0/1/1，如表格第2行所示；
第2个时钟沿到达后，X3与X2异或后等于0，输入到X1，同时X1和X2
前移到X2和X3，所以X1/X2/X3=0/0/1，如表格第3行所示；
第3个时钟沿到达后，X3与X2异或后等于1，输入到X1，同时X1和X2
前移到X2和X3，所以X1/X2/X3=1/0/0，如表格第4行所示；
……
以此类推，第5行为0/1/0，第6行为1/0/1，第7行为1/1/0，第8行为1/1/1，
与初始状态相同，接下来的第9行和第10行与第2行和第3行完全相同，也
就是说PRBS3的码型输出7个比特后开始重复。X3是PRBS3的输出位，所
以PRBS3输出的码型为1110010，码长为7，如图2所示，每7个比特后开
始重复输出同一码型。在PRBS3中包括了11100属于码流中频率最低的码型，
010是频率最高的码型。
图 2：PRBS3输出信号
为何PRBS N的码长为2^N-1
在PRBS3的3位寄存器可以产生2的3次方合计8个排列组合。采用XOR异或电路的PRBS发生器在3
个比特都是0的时候，下一个时钟到来的时候，第3个比特和第2个比特异或后还是0，输入到寄存器的第
一位还是0，同时第1个和第2个比特前移到第2个和第3个比特，这样，移位后寄存器的3个比特都是0，
则PRBS发生器的输出一直都是0，被锁住。所以PRBS3码流中不能出现3个全0的比特，这样，PRBS3
的组合方式为2^3-1 = 7共7种，码长位7个比特。同理，PRBS7的码长为2^7-1=127个比特，PRBS15的
码长为2^15-1=32767个比特。
PRBS7和PRBS31
PRBS7是目前10Gbps以下的串行总
线中最常用的测试码型。常用的
PRBS7的多项式为X7+X6+1，码长
为127个比特，在ITU-T V.29规范
中规定。PRBS7属于短伪随机码型，
与8b10b NRZ编码的数据流很相似，
所以，在PCIe、SATA、XAUI、1000BASE-LX、FC、SAS等采用8b10b编码的串行总线中，PRBS7是最常111
001
0111
00012
123456789101112PRBS3输出信号
PRBS3输出信号 X1 X2 X3
1 1 1 1
2 0 1 1
3 0 0 1
4 1 0 0
5 0 1 0
6 1 0 1
7 1 1 0
8 1 1 1
9 0 1 1
10 0 0 1
11 1 0 0
12 0 1 0
表格 1：PRBS3的3位寄存器数值
图 3：PRBS7码型发生器原理 用的测试码型，支持这些总线的芯片通常都可以输出PRBS7测试码型，用于眼图、抖动或误码率测量。
PRBS7的码流中最长的连1为7个，最长的连0为6个；而8b10b编码中最长的连1为5，最长的连0也
是5；因此，相比8b10b编码，PRBS7可以产生的较低频率的码型。使用PRBS7作为驱动源，在同一信道
（比如背板上20英寸长走线）上传输到接收端后得到眼图和抖动，都比8b10b编码的作为驱动源时的结果
稍差些。这样，PRBS7作为8b10b编码的串行总线的测试码型，留出了一定的设计余量。
图 4：几种常用PRBS的说明
PRBS31的多项式为X31+X28+1，码长为2^31-1=2147,483,647个比特，属于长伪随机码型。码流中最长的
连1为31个，最长的连0为30个，包含了相当多的低频成分而这正是SONET/SDH系统测试规范中所要
求的，所以可用于像SONET/SDH信号那样包含了很多低频成分的物理层测量。
除了PRBS外，K28.5也是常用的测试码型之一。K28.5是8b10b编码表中的一个命令字，也是采用8b10b
编码的串行链路中最常用的测试码型，由K28.5-=0011111010和K28.5+=1100000101组成，它有五个连续的
1和五个连续的0，是8b10b编码中最长的连1和连0，也就是说K28.5包括了8b10b编码中最低频的码型，
同时，K28.5中有101和010这样的高频码型，因此，K28.5非常适合测量和SI仿真时作为驱动端的激励，
来计算信道的码间干扰（又称ISI）。我们知道，在8Gbps以下的串行总线上，8b10b编码是最常用的编码技
术，这样也导致了K28.5是最流行的测试码型之一。在FC和XAUI标准中，也规定了K28.5为固有抖动的
测试码型。
各种测试码型在同一信道上传输到接收端的测试结果分析
图5所示为高速背板、电缆的物理层测试的示意图，在发送端使用码型发射器作为驱动信号源，接收端使
用误码检测器测量误码，或者使用示波器测量眼图。这样，就组成了完整的高速背板、电缆的物理层测试
系统。
图 5：高速印刷电路板的评估与测试系统
在本次测试中，我们使用了美国Centellax公司的可编程码型发生器PPG12500，PPG12500的输出信号速率
可在1G到12.5Gbps任意调节。把输出信号的比特率设置为10.3125Gbps，幅度1V，去加重为1dB，输出
码型分别为PRBS7/15/23/31。信道为某24英寸长PCB走线，在接收端使用Centellax的误码仪PCB12500
测量误码率。表格2为测试结果，可见，驱动码型为短码型PRBS7时，误码率为0，而驱动码型为长码型
PRBS31时，接收端的误码率最高。随着串行速率不断升高，8b10b编码在某些高速率链路上已不被采用，
因此，在这些链路中很少使用PRBS7作为测试码型，几乎都使用了PRBS31作为测试码型，以产生最大的
抖动和最恶化的激励信号。
表格 2：误码率测试结果 PRBS7 PRBS15 PRBS23 PRBS31
BER 0 1.16E-07 1.51E-06 2.43E-06
Centellax的PPG12500产品介绍，特点，应用范围。
Centellax公司的PPG12500
是速率在1-12.5Gbps可调的可编程码型发射器，相比其他码型发射器，有以下
特点：
1. 可编程码型长度高达24M个比特
2. 内置了2个tap的去加重，可以用于评估某特定长度背板走线的TX端所需的去加重程度，而很多码型
发射器都没有内置去加重功能，必须使用昂贵的外置去加重仪器附件。如下图6所示为示波器测量
PPG12500输出的某6dB去加重的波形。
3. 抖动透明传递功能，即码型发射器的参考输入时钟中注入抖动后，PPG12500的输出数据中也带有同类
型抖动。如下图7为PPG12500搭配Centellax的时钟源TG1C1A，可以输出比特率为1-12.5Gbps、带
有正弦抖动的串行数据。
4. 可前面板控制，或者使用USB和GPIB遥控，提供了Labview驱动或者GUI来控制。
PRBS相关定义
PRBS相关定义
1、PRBS是什么
PRBS: Pseudo-Random Binary Sequence 伪随机二进制序列
2、PRBS的用途
产生（0，1）之间的伪随机二进制序列：
PRBS码的用途 在高速设计中为了测试高速串行通道传输的误码率，通常通过发送PRBS码来进行测试。
3、PRBS的编码原则
PRBS编码的原则就是当前码字是上拍码字进行PRBS编码得到了，所以校验利用这个原则来进行验证。
PRBS 是 Pseudo Random Binary Sequence 的缩写，即“伪随机二进制序列”的意思。 PRBS 码具有“随机”特性，是因为在 PRBS 码流中，二进制数“ 0 ” 和“ 1 ” 是随机出现的，但是它又和真正意义上的随机码不同，这种“随机”特性只是局部的，即在周期内部，“0”和“1”是随机出现的(码流生成函数与初始码确定后，码流的顺序也是固定的)，但各个周期中的码流却是完全相同的，所以我们称其为“”伪随机码。
PRBS 码的周期长度与其阶数有关，常用的阶数有 7 、 9 、 11 、 15 、
20 、 23 、 31 ，也就是我们常说的 PRBS7 、 PRBS9 、 PRBS11 、
PRBS15 、 PRBS20 、 PRBS23 、 PRBS31 。
在对高速信号链路进行误码测试时，基本上都是利用 PRBS 码流来模拟真实的线网码流环境，因为在线网中，所有的数据都是随机出现的，没有任何规律可言，而 PRBS 码流在一定程度上具有这种“随机数据”特性，二进制“ 0 ”和“ 1 ”随机出现，其频谱特征与白噪声非常接近。 PRBS 码流的阶数越高，其包含的码型就越丰富，就越接近真实的线网环境，测试的结果就越准确。
PRBS 码型发生器由移位寄存器和异或门 (XOR) 组成.
标准的 PRBS 码流中，二进制数“ 0 ”和“ 1 ”的比例是相等的，但是在某些特定测试场合下，要求加大码流中“ 0 ”或“ 1 ”的比重，这就有了 Variable Mark Ratio
PAM4码型发生器选择攻略（上篇）
PAM4码型发生器选择攻略（上篇）
合理选择
PAM4码型发生器
（上篇）
引言
随着数据中心，高速光通信和电信数据网络的发展，采用NRZ编码的高速串行数据速率从传统的10Gbps每通道不断升级到32Gbps每通道。由于数据吞吐量爆发式增长，需要更高的单通道数据通信速率，编码方式也从传统的NRZ编码转变为了PAM4编码，在PAM4编码模式的支持下，每一路速率可以直接支持到56Gbps到112Gbps。
在最新的高速光模块接口和电模块接口标准中，200G和400G的以太网标准都是采用PAM4编码，同时内置了各种高级诊断的功能。
同样在消费电子类的产品中，也出现了PCIE Gen3/4、USB3.0/3.1、Thunderbolt、 SATA等各种高速总线，速率范围可以从2.5Gbps一直到32Gbps。针对PAM4的高速测试要求，PAM4码型发生器正成为高速误码测试的基本组成部分。 由于PAM4的信号产生有多种实现方式，下面就当前主流的PAM4码型发生器进行比较。
PAM4概览
PAM4作为新出现的高速串行总线编码模式，在几乎所有超过50Gbps的标准中都存在。由于在同等速率的情况下带宽的要求是NRZ的一半，对于绝大多数的高速电缆、背板以及连接器而言，使用PAM4编码可以在速率翻倍的情况下具备同样的奈奎斯特频率。
由于每一个symbol或者每一个UI传输2个比特的数据，那么在同样的输出幅度的情况下，需要区分4种不同的电平，这带来了9dB的信噪比恶化。在高速总线传输过程中，抖动和噪声是影响误码率的最关键指标，信噪比恶化意味着误码率的提升。所以在相同速率的情况下对比NRZ和PAM4，PAM4利用了四电平的调制方式，通过牺牲信噪比来换取奈奎斯特频率的减半。下图是NRZ和PAM4 这两种编码模式下的带宽、速率、定时、信噪比的对比。
由于PAM4的信号是多电平，对于测试测量而言是一个挑战，下面是一个PAM4的眼图的示例。 对于NRZ信号而言，只存在一个上升沿和一个下降沿。 但是对于PAM4信号，跳变发生在LEVEL0、LEVEL1、LEVEL2、LEVEL3之间的一共12种跳变。 而由于这些多重信号幅度之间的跳变会导致眼高和眼宽的恶化，一个高质量的PAM4信号源在测试中至关重要。
一种SerDes的高效集成可测试性设计
一种SerDes的高效集成可测试性设计
胡曙凡;田泽;邵刚
【摘 要】The expenses incurred in design and test for integrated circuit is
more and more,along with the enhancement in operating speed and
decreasing of the physical dimensions. Specially,when entering the deep
sub-micron processing technique and ultra high integrated period,the
function of IC is becoming more and more powerful,but it also brings out a
series of design and testing problems. The theory and technology of
testing and testable design have become an important research direction
in VLSI field,and it is much more valuable in theory and practice. According
to testing requirements on SerDes,for solving the problem of complex test
of related parameters,a new plan of testability design is proposed. The
realization of functions,such as loopback,test code generation,temperature
高速背板互连信号完整性高级测量技术
ｌ专题报道Ｉ Ｆｅａｔｕｒｅ Ｒｅｐｏｒｔ
高速背板互连设计挑战 如今的电信系统、数据通信系统、复杂计 算机系统等都依赖于高速串行数据传输，而前 沿数字设计师们往往将系统能够达到的性能极 限施压于铜材。随着超过１Ｇｂｐｓ的串行链路的增 多，信号完整性问题开始暴露出来，针对这类 高速通道的物理层进行信号完整性优化，会收 到惊人的效果。如果采用合适的设计工具和设 计方法，我们就能清楚地了解信号传输的基本 原理。为了打破兆兆位的界限，网络交换机和 路由器中采用了一种先进的背板技术。这一成 就部分得益于物理层元件中复杂的设计技术。 设计过程的大部分时间都用在建模、仿真和测 量验证上，利用既具备时域分析能力也具备频 域分析能力的设计工具，我们可以将反射、串 扰、阻抗失配和损耗这些复杂的现象均直观地 显示出来。 如今，业界已经开发一个１０Ｇｂｐｓ以太网的 背板标准，作为８０２．３ａｐ标准的一部分。其目的 图１典型的高速背板互连系统
Ｄ缸● ｏ城 是利用普通的铜背板，不依靠光介质，在线路 卡问传送ｌ０Ｇｂｐｓ的以太网信号。为了达到高速 数据传输目的，新的ｌ０Ｇｂｐｓ串行信令方案的开 发有了令人激动的进展，但最终的串行数据传 输率上限很有可能受到物理层背板的信号完整 性问题的限制。要想在整个背板上的芯片到芯 片通道上全部实现一个阻抗受控的环境，需要 设计人员十分小心谨慎，在这样的通道中，背 板连接器则起着十分重要的作用。 图１是典型的高速背板互连系统，一个单板 上的芯片驱动串行信号通过单板，连接器，背 板，连接器和另一个单板，到达接收端芯片。 这个高速信号路径是典型的背板互连系统，现 在业界通常的速率达：￣ｌＪ６．２５Ｇｂｐｓ，采样ｌ０Ｇｂｐｓ 以太网的背板速度高达ｌ０－３１２５Ｇｂｐｓ，仿真、设 计和验证都是非常复杂。 高速背板互连测试概述 数字通信系统在较低的信号速率时，这 些互连的电长度很短，驱动器和接收机一般是 导致信号完整性问题的最主要因素。但随着时 钟速率、总线速率及链路速率突破每秒千兆大 关，物理层特性测试正变得日益关键。时域分 析一般用来描述这些物理层结构的特征，但通 常情况下，设计人员在测试时往往只考虑器件 工作在其被期望的工作模式上时的情况。为了 获得一个完整的时域信息，必须要测试反射和 圄汹 陛 － 整 完 号 日 Ｉ 连术 互技壤板量一ｊｃＩ了 沏 速级一一两一两一高高～
高速数字电路中的信号完整性分析
２们１年９月 第９期 电子测试 ＥＬＥｃＴＲＯＮＩＣ ＴＥＳＴ Ｓｏｐ．２０１１ Ｎｏ．９
高速数字电路中的信号完整性分析 莫建强 （电子科技大学微电子与固体电子学院四川成都６１００５４） 摘要：在高速数字电路设计中，随着电子产品的不断更新换代，其系统主频变得越来越高和产品变得越来越 小型化，板级互连线的信号完整性问题也越来越突出。针对高速数字电路设计中的反射和串扰等信号完整性问 题，分析破坏信号完整性的原因，并提供改善信号完整性的方法：采用端接技术和增加敏感信号线的间距。通 过采用ＨｙｐｅｒｌｙｎＸ仿真工具对在ｓｃＡＮ２５１ｏ０与光模块之间的２．５Ｇｂｐｓ的差分串行信号的电路设计进行反射和串扰 等信号完整性问题的仿真，并提出利用ＨｙｐｅｆｌｙｎＸ解决信号完整性问题的方法。 关键词：高速数字电路；信号完整性仿真；反射；串扰 中图分类号：ＴＰ３９３ 文献标识码：Ｂ
Ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ ｒｅｓｅａｒｃｈ ｉｎ ｈｉｇｈ ｓｐｅｅｄ ｄｉｇｉｔａｌ ｃｉｒｃｕｉｔ
Ｍｏ Ｊｉａｎｑｉａｎｇ （Ｓｃｈｏｏｌ ｏｆＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｓｏｆｉｄ—Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ．Ｕｎｉｖｅｒｓｉｔｙ ｏｆＥｌｅｃｔｒｏｎｉｃｓ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ ｏｆＣｈｉｎａ ＣｈｅｎｇＤｕ ６１００５４） Ａｂｓｔｒａｃｔ：Ａｓ ｔｈｅ ｅｌｅｃｔｒｏｎｉｃ ｐｒｏｄｕｃｔ ｕｎｃｅａｓｉｎｇ ｒｅｎｅｗａｌ，ｉｔｓ￣ｅｑｕｅｍｃｙ ｍｏｒｅ ａｎｄ ｍｏｒｅ ｈｉｇｈ ａｎｄ ｐｒｏｄｕｃｔ ｓｙｓｔｅＨｌ１ ｎ１ｏｒｅ ｍｉｎｉａｔｕｒｉｚａｔｉｏｎ，ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ ｉｓｓｕｅｓ ｂｅｃｏｍｅ ｍｏｒｅ ａｎｄ ｍｏｒｅ ｉｍｐｏｒｔａｎｔ．Ｄｉｓｃｕｓｓｉｏｎ ｏｆ ｒｅｆｌｅｃｔｉｏｎ，ｃｒｏｓｓｔａｌｋ ａｎｄ ｏｔｈｅｒ ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ ｆｏｒ ｔｈｅ ｄｅｓｉｇｎ ｏｆ ｈｉｇｈ—ｓｐｅｅｄ ｄｉｇｉｔａｌ ｃｉｒｃｕｉｔ，ａｎａｌｙｚｅ ｔｈｅ ｃａｕｓｅ ｏｆ ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ ｄｅｓｔｒｏｙｉｎｇ，ａｎｄ ｆｏｒ ｓｏｌｖｉｎｇ ｉｔ ，ｐｒｏｖｉｄｉｎｇ ｔｈｅ ｗａｙ：ａｄｏｐｔｉｎｇ ｔｅｒｍｉｎａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ ａｎｄ ｉｎｃｒｅａｓｉｎｇ ｔｈｅ ｓｐａｃｅ ａｍｏｎｇ ｔｈｅ ｓｅｎｓｉｔｉｖｅ ｓｉｇｎａｌ ｌ￣ｎｅｓ．Ｕｓｉｎｇ ｔｈｅ ｓｉｍｕｈｔｉｏｎ ｓｏｆｔｗａｒｅ Ｈｙｐｅｒｌｙｎｘ ｔｏ ａｎａｌｏｇｙ ｔｈｅ ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ ｉｓｓｕｅｓ ｂｅｔｗｅｅｎ ＳＣＡＮ２５１００ ａｎｄ ｏｐｔｉｃａｌ ｍｏｄｕｌｅ，ａｎｄ ｐｒｏｖｉｄｅ ｔｈｅ ｗａｙ ｏｆｓｏｌｖｉｎｇ ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ ｉｓｓｕｅｓ． Ｋｅｙｗｏｒｄｓ：Ｈｉｇｈ—ｓｐｅｅｄ ｄｉｇｉ￣ｃｉｒｃｕｉｔ；ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ ｓｉｍｕｈｔｉｏｎ；ｒｅｆｌｅｃｔｉｏｎ：ｃｒｏｓｓｔａｕ（
信号完整性基础之十一——三种抖动分解方法
理解力科SDA的三种抖动分解方法
张昌骏 美国力科公司深圳代表处
在通讯和PC行业，高速串行信号越来越普及，在使用示波器测量和分析这类信号时，
通常要求测量总体抖动（Total jitter，简称Tj）和固有抖动（Deterministic jitter，简称Dj），
验证是否满足相关规范的要求。
在力科SDA系列示波器中使用了“Normalized Q-Scale method”（简称NQ-Scale方法）
来求解Tj。而Tj分解为固有抖动Dj和随机抖动Rj时，力科SDA提供了三种抖动分解方法，
分别为Conventional、effective、MJSQ，如下图所示。
图一：力科SDA的三种抖动分解方法
MJSQ方法在Fibre Channel规范已有定义（MJSQ代表Methodologies for jitter and signal
quality specification），这种方法在串行数据的抖动分析中被广泛使用。在MJSQ文档中，Tj
是某一测量样本数量下的TIE抖动的峰峰值，由Rj和Dj组成，Dj是有边界的，而Rj是没
有边界的，其概率密度函数满足高斯分布。Tj的直方图使用dual-Dirac来建模。Dual-Dirac
模型是由两个满足高斯分布的脉冲组成，左右两个脉冲的均值为μL和μR，两个脉冲的标
准偏差都等于σ，Dj = μR - μL，Rj = σ， Tj@BER-12 = 14 * Rj + Dj。如下图二所示。
图二：Dual-driac模型与MJSQ方法示意图
力科SDA中的MJSQ方法直接处理PDF概率密度函数，使用两个高斯分布的曲线分别
拟合TIE直方图的左右两边的尾部，调节高斯曲线的标准偏差让曲线能尽量拟合TIE直方
图的尾部。 力科SDA的MJSQ分解方法基于传统的MJSQ方法进行了革新，两个高斯分
布的均值可以是不以Y轴对称的，标准偏差也可以是不相等的。拟合的两个高斯曲线的均
电子论文-高速互联链路中参考时钟的抖动分析与测量
高速互联链路中参考时钟的抖动分析与测量
中兴&力科 高速信号测试技术联合实验室 陈明华 张昌骏
摘要
在高速互联链路中，发送器的参考工作时钟的抖动是影响整个系统性能的关键因素之
一。本文对时钟抖动的主要概念、测试方法及注意事项、测试难点进行分析和探讨。
高速互联链路介绍
任何一个通信链路都包含三个部分：发送器（TX）、媒质（信道）、接收器（RX）。对
于高速的串行互联链路也包含这三个部分，如下图1所示为一个典型的高速互联链路的结构
图。其中发送器包括了：并行转换串行、编码（比如8b10b编码）、发送信号优化（如预加
重）、发送驱动等功能。接收器包括了：时钟恢复、数据恢复、接收信号优化（如均衡）、串
行转化并行、解码等功能。传输通道则由印刷电路板的走线、过孔、连接器、插卡的金手指、
电缆、光纤等组成。
从整个链路的组成来看，发送器参考时钟的抖动在串并转换时就引入到整个链路中，影
响着TX端发送出的数据的抖动，而接收器要从这些数据中恢复出时钟来进行后续的处理。
可以看出发送器参考时钟的性能对整个链路的性能起到很关键的作用。本文从时钟抖动的相
关概念、测试实例、测试注意事项、测试难点几方面对时钟抖动测试进行分析和探讨。
图1：串行互联链路的结构示意图
三种时钟抖动的定义，峰峰值与有效值
时钟抖动通常分为时间间隔误差
（Time Interval Error，简称TIE），周期
抖动（Period Jitter）和相邻周期抖动
（cycle to cycle jitter）三种抖动。
TIE又称为phase jitter，是信号在电
平转换时，其边沿与理想时间位置的偏
图2：TIE Jitter抖动和
TIE Jitter track 移量。理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。如图2所示TIE
抖动的示意图，I1、I2、I3、In-1、In是时钟第一个到第n个上升沿与理想时间位置的偏差，
将I1、I2到In进行数理统计，在所有样本的找出最大值和最小值，两者相减可以得到TIE
VIAVI MTS-5800 数据通信扩展模块用户手册说明书
手册
VIAVI MTS-5800
数据通信扩展模块
VIAVI 数据通信扩展模块 (DEM) 和 MTS-5800 的组合为电力运营商提供了广泛的测试能力，可用于测量
传统网络技术（数据通信、SONET/SDH、T1/E1 等） 和新技术（以太网、C37.94 等）。DEM 扩展了已
经用途广泛的 MTS-5800 的测试范围，允许技术人员和工程师用最少的设备进行最广泛的测试。
支持的串行接口
RS-232/V.28
标准 V.28 串行数据接口，用于连接 DTE 或 DCE 计算机串行端口。
RS-530/RS-530A
高速串行数据通信接口，使用一个平衡的 V.11 信号为 DTE 或 DCE 发送和接收时钟和数据。
RS-449
高速 V.11 串行数据通信接口，使用平衡的成对信号为 DTE 或 DCE 发送和接收时钟和数据。
V.35
高速数据通信接口，可以使用平衡的信号为 DTE 或 DCE
进行发送和接收。
RS-485
高速串行数据通信 V.11 接口，使用平衡的成对信号为 DTE
或 DCE 的单点对点通信发送和接收时钟和数据。使用 RS-449 设置支持此接口。
X.21
串行数据通信 V.11 接口，为 DTE 或 DCE 使用平衡的时钟
和数据。2 VIAVI MTS-5800 数据通信扩展模块定时配置
同步模式
数据与时钟信号一起传输，发射机和接收机共用一个时钟。
异步模式
在没有时钟信号的情况下发送数据。向信号中添加起始位、停止位和奇偶校验位，并且这些位是可调整的。发射机和接
收机使用各自独立的时钟。频率范围
接口模式频率范围
低高RS-530
同步300 Hz16.384 MhzRS-530A
RS-449
V.35
RS-232同步300 Hz200 kHz
X.21同步300 Hz2.048 Mhz
全部异步300 Hz115.2 kHzManch GE T300 Hz1.024 Mhz
NRZI.05 Mhz10 Mhz
一种高速Serdes接口测试的ATE设计
一种高速Serdes接口测试的ATE设计
谢翰威;翁雷;史晨迪
【摘 要】随着集成电路产业的高速发展,诸如PCI-Express总线、100 GBASE以太网、OIF-CEI背板传输等标准串行接口在集成电路上被广泛应用,接口传输速率已经达到16 Gbps～56 Gbps.市场上主流的集成电路自动测试设备,已难以满足这类高速Serdes接口测试需求.因此,为保证Serdes接口的全速测试及高覆盖率的参数级测试,本文设计了一种新的自动化测试系统.其融合了自动测试设备(ATE)与误码测试仪(BERT),实现了高速Serdes接口眼图、抖动、误码率及抖动容限等关键参数的测试,提高了芯片测试覆盖率与结果可信度.
【期刊名称】《环境技术》
【年(卷),期】2019(037)001
【总页数】6页(P101-106)
【关键词】高速串行接口;自动测试设备;误码测试仪;远端回环;SmarTest;SCPI
【作 者】谢翰威;翁雷;史晨迪
【作者单位】南京理工大学 电子工程与光电技术学院,南京 210094;江南计算技术研究所,无锡 214083;江南计算技术研究所,无锡 214083;江南计算技术研究所,无锡
214083
【正文语种】中 文
【中图分类】TP407
引言
在摩尔定律的指引下，集成电路大多向着高密度、高速率的方向发展，电路间的数据传输要求显得越来越高。以Serdes接口为主的串行通信技术利用差分传输和时钟数据恢复上的优势，逐步成为了主流的高速IO接口，在以太网、背板传输、设备总线等技术中被广泛应用。因此，对这类Serdes接口测试技术的研究也就显得十分重要。
由于常用的自动测试设备（如V93000、J750等）因其测试速率、定时精度、抖动注入等均不能够满足高速Serdes接口的测试需求，市面上通常采用了由“设计保证”、“功能验证”的方式来判定芯片的好坏。但随着信号工作速率越来越高，对抖动及噪声的敏感度越来越严苛，均衡、去加重等技术的引入也增加了电路的复杂程度，仅依靠功能测试的方式已经显得不够可靠，基于参数级的性能测试需求变得越来越迫切。
信号抖动的种类与测量
信号抖动的种类与测量
ITU-T G.701标准对抖动的定义为：“抖动是指数字信号在短期内重要的瞬时变化相对于理想位置发生的偏移”。
还有一个跟抖动很类似的概念，即漂移。一般情况下，抖动是指发生得比较快的定时偏差，而漂移是指发生的比较慢得定时偏差。ITU把漂移和抖动之间的门限定义为10Hz，偏移频率大于10Hz的叫抖动，小于10Hz的叫做漂移。
抖动可以分为随机性抖动(RJ)和确定性抖动(DJ)，而确定性抖动又可以分为周期性抖动(PJ)、数据相关抖动(DDJ)和占空比抖动(DCD)三种，如下图所示：
缩略语：
TJ：Total Jitter 总抖动
DJ：Deterministic Jitter 确定性抖动
RJ：Random Jitter 随机抖动
PJ：Periodic Jitter 周期性抖动
DDJ：Data Dependent Jitter 数据相关抖动
DCD：Duty Cycle Distortion 工作周期抖动
TIE：Time Interval Error 时间区间误差
RMS：Root Mean Square 均方根 ISI：Inter Symbol Interference 码间干扰
1.随机抖动(RJ)
随机抖动产生的原因很复杂，很难消除。器件的内部热噪声，晶体的随机振动，宇宙射线等都可能引起随机抖动。
随机抖动满足高斯分布，在理论上是无边界的，只要测试的时间足够长，随机抖动也是无限大的。高斯分布概率密度函数图形如下图所示。
所以随机抖动的锋-锋值必须伴同误码率BER表示出来，RJRMS＝概率密度函数(pdf)的标准偏差:σ，随机抖动的锋-锋值RJpk-pk=N*σ,按不同的BER，N不同，如下图所示：