数字集成电路设计基础4CMOS反相器Read
第四章
② Ui升高， 有 UGN-Ui>UTHN |UGP-Ui|>|UTHP|
N管导通 P管导通
双管导通区
此时， N管、 P管共同向CL充电， 仍使Uo=Ui。
第四章
③ Ui再升高， 接近“1”时， 有 UGN-Ui<UTHN N管截止 |UGP-Ui|>|UTHP| P管导通
P管导通区
第四章
失”， 如图4 - 2(b)所示， 即
Uo=|UTHP|
(4 - 2)
第四章
UG
Ui
Uo
UDD
(a)
UG＝ “ 1”
Ui
Uo＝ 0
0
0
0
(非 理 想 0)
0
实 际 比 零UT高HP|
1
1
(理 想 1)
(b)
图 4 - 2 PMOS单管开关 (a) 电路； (b) 等效开关
第四章
结论是： 当开关控制电压(UG)使MOS管导通时， NMOS、 PMOS传输信号均存在阈值损失， 只不过 NMOS发生在传输高电平时， 而PMOS发生在传输低 电平时。 图4 - 3给出了阈值损失的波形示意图。
(2) 当UG=“1”(UDD)时， NMOS管导通(开关合上)， 此时视Ui的大小分两种情况：
① Ui<UG-UTH(UTH为NMOS管阈值电压)， 输入端呈开启状态， 设Uo初始值为零， 则Ui刚加 上时， 输出端也呈开启状态， NMOS管导通， 沟道电 流对负载电容充电， 直至Uo=Ui。
第四章
1. CMOS传输门电路 CMOS传输门电路如图 4 - 4所示， NMOS管和 PMOS管的源极、 漏极接在一起， NMOS衬底接地， PMOS衬底接UDD(保证了沟道与衬底之间有反偏的PN 结隔离)， 二者的栅极控制电压反相， 即UGP= UGN 。
第四章
UGN
Ui
UDD
UGP
Uo CL
UGN UGP
第四章
Uo
5 4 N管 通
双 管 导通
P管 通
3
2
UGN ＝ 5 V
1
UGP ＝ 0 V
UTHN ＝|UTHP|＝ 0.9 V
0
1
2
3
4
5
Ui
图 4 - 5 CMOS传输门直流传输特性
第四章
① Ui较小， 有
UGN-Ui>UTHN |UGP-Ui|<UTHP
N管导通 P管截止
N管导通区
此时， N管接近理想开关， N管沟道电流向CL充电， 使Uo=Ui。
第四章
UG
Ui
Uo
Ui
CL
0
1
(a)
UG 0 1 1
(b)
Uo/(UG－UTH)
Uo
0 (理 想 0)
1
UG－UTH
1 (非 理 想 1)
0
1
Ui / (UG－UTH)
(c)
图 4 - 1 NMOS单管开关 (a) 电路； (b) 等效开关； (c) 传输特性
第四章
(1) 当UG=“0”(接地)时， NMOS管截止(开关断开)， 输出Uo=0。
① Ui=“1”(UDD)时， 输入端沟道开启导通， 电流 给CL充电， Uo上升， 输出端沟道也开启， 开关整个 接通， 有Uo=Ui=“1”
第四章
② Ui=“0”(低电平)时， 输入端沟道被夹断， 此时 要维持沟道导通， 则输出端沟道开启， 输出电压Uo必 须比UG高一个PMOS管的阈值电压|UTHP|。 因此， 当 传输输入为0的信号时， 输出同样存在所谓的“阈值损
图 4 - 4 传输门电路及栅极控制电压波形
第四章
2. CMOS传输门的直流传输特性 CMOS传输门的直流传输特性如图 4 - 5所示， 它 不存在阈值损失问题， 其理由说明如下： (1) 当UGN=“0”， UGP=“1”时， N管、 P管均截止， Uo=0。 (2) 当UGN=“1”, UGP=“0”时， Ui由“0”升高到“1” 的过程分为以下三个阶段(分析中， 设“1”为UDD=5Ｖ， “0”为接地(0 V）， UTHN=|UTHP|=0.9 V):
Uo=UG-UTH=Ui-UTH=UDD-UTH
(4 - 1)
第四章
2. PMOS单管开关
PMOS单管开关电路如图 4 - 2(a)所示， 其衬底接 UDD。
(1) 当UG=“１”(接UDD， 高电平)时， PMOS管截 止， 开关断开， Uo=0。
(2) 当UG=“0”(接地， 低电平)时， PMOS管导通， 视Ui的大小不同， 也分两种情况：
第四章
UG
UDD
UDD
Ui UDD 0
NMOS Uo
(UDD－UTH )
PMOS
0
Uo
|UTHP|
UDD
(UDD－UTH ) UDD
0
图 4 - 3 阈值损失波形示意图
第四章
4.1.2 CMOS传输门 根据NMOS和PMOS单管开关的特性， 将其组合在
一起形成一个互补的CMOS传输门， 这是一个没有阈 值损失的理想开关。
第四章
因此V2管(也称上拉管)存在背栅效应(体效应)。 此电路 当Ui=0 时， Ｖ1管截止， 输出为高电平; 而当Ui=1 时， V1管导通， 输出为低电平。 图 4 - 6(c)所示电路用耗尽 型NMOS做负载管(称为E/D 电路)， 其栅、 源极之间 短路， UGS2=0, 等效负载约为rds2， 阻值较大， 增益也 较大， 而且V2管同样存在背栅效应。 图 4 - 6(d)所示 电路为CMOS反相器， P管衬底接UDD, N管衬底接地， 栅极与各自的源极相连， 消除了背栅效应， 而且P管 与N管轮流导通截止， 输出不是0就是UDD， 不像图 4 6(b), (c)所示电路， 两管导通存在分压问题， 故图4 6(b)、 (c)电路称为“有比电路”， 而CMOS反相器称 为“无比电路”。
3. CMOS传输门的设计 为保证导电沟道与衬底的隔离(PN结反偏)， N管 的衬底必须接地， P管的衬底必须接电源(UDD)。 沟道电流ID与管子的宽长比(W/L)成正比， 为使传 输速度快， 要求ID大些， 沟道长度L取决于硅栅多晶 硅条的宽度， 视工艺而定。 一般L取工艺最小宽度 (2λ）， 那么， 要使ID大， 就要将沟道宽度W设计得 大一些。
第四章
4.2 CMOS反相器
4.2.1 反相器电路 图 4 - 6 给出了一些反相器电路。 其中图4 - 6(a)为
电阻负载反相器， 在集成电路中， 这种反相器一般不 被采用。 图4 - 6(b)为增强型NMOS做负载的反相器(称 之为E/E电路)， 为使负载管导通， 其栅极接UDD， Ｖ2 管相当于共栅组态， 等效负载电阻很小(1/gm2), 增益 很小，而且为保证沟道与衬底隔离， 衬底要接到全电 路的最低电位点(地)，
ቤተ መጻሕፍቲ ባይዱ
② Ui>UG-UTH， 输入端沟道被夹断， 此时若Uo初 始值小于(UG-UTH)， 则输出端沟道存在， NMOS管导 通， 沟道电流对CL充电， Uo上升。但随着Uo上升， 沟道电流逐渐减小， 当Uo升至(UG-UTH)时， 输出端沟 道也被夹断， 导致NMOS管截止， 从而使输出电压Uo 维持在(UG-UTH)不变。 若此时Ui=UG=UDD， 则输出电 压Uo为
数字集成电路实验-反相器实验报告
第三次实验课 反相器（下）实验日期：20142.3 分析如下电路，解答下列问题上面的电路用两种方式实现了反相器，左图只使用了NMOS ，右图则使用了CMOS(NMOS 和PMOS)。
试完成：V F 3.0-=φ1.仿真得到两个电路的VTC 图形答：红色的为仅用NMOS 实现的反相器的VTC 图形；蓝色的为使用CMOS 的反相器的VTC 图形,如图：2.计算两种电路的V OH ，V OL 及V M 。
可参考波形确定管子的工作状态。
答：①当Vin=2.5V 时，N 管导通有在体偏置条件下阀值电压公式：)22(0F SB F T T V V V φφγ-+-+=()()()⎥⎦⎤⎢⎣⎡--=⎥⎦⎤⎢⎣⎡--=⎥⎦⎤⎢⎣⎡--=22220'2011'222'OL OL T in n DS DS T GS M M n d DSAT DSAT T DD M M n DSAT V V V V L W k V V V V L W k I V V V V L W k I （M2速度饱和）将下列数据代人VV V A k V V V D SAT n F T 63.0,/10115,3.0,43.026'0=⨯=-==-φ25.075.0,25.0375.01122==M M M M L W L W解得： V V OL 2875.0=当Vin=0V 时，N 管截止，Vout=OH V =2.5V求解M V :当out in V V =时，由于GS DS V V =，M1工作在饱和区此时流过M1（速度饱和）的电流为：()⎥⎥⎦⎤⎢⎢⎣⎡--=22011'1DSAT DSAT T in M M n DSAT V V V V L W k I （1） 流过M2的电流为（速度饱和）()⎥⎥⎦⎤⎢⎢⎣⎡---=2222'2DSAT DSAT T out DD M M n DSAT V V V V V L W k I (2) )22(0F SB F T T V V V φφγ-+-+=（3）M out in SB V V V V ===联立方程解得M V =1.017V②对于CMOS 器件当Vin=0时，V V V out O H 5.2==当Vin=2.5时，V V V out O L 0==求解M V :当out in V V =时，由于GS DS V V =，NMOS 与PMOS 工作在饱和区由于T M D SAT V V V -<，此时已经发生了速度饱和（参考波形）代入，联立解得：将下列数据V V V V V V V V V A k V A k L W k k L W k k V k V k r r V V V r V V V V V V V V k V V V V k DSATp DSATn Tp Tn p n pp p p nn n n DSATnn DSATpp DSAT TP DD DSAT Tn M DSATp Tp DD M DSATp p DSATn Tn M DSATn n 1,63.04.0,43.0,/1030,/101151)2/()2/(0)2/()2/(26'26'''-==-==⨯-=⨯====+++++==---+----M V =1.132315968V3.哪一种结构的反相器的功能性更好，为什么？(噪声容限，再生性，过渡区增益)答：CMOS 反相器更好。
反相器
PMOS sat
1.5
NMOS res
1
PMOS sat
NMOS res
PMOS off
0.5
0.5
1
1.5
2
2.5
V in
图5.5 由图5.4(VDD=2.5V)推导出的CMOS反相器的VTC
CMOS反相器. 10
2021年4月8日10时59分
CMOS 反相器：动态特性的开关模型
门的响应时间是由通过电阻Rp充电电容CL(电阻Rn放电 电容CL)所需要的时间决定的
IDp
IDn
VDSp
Vin = 0 Vin = 1.5
VDSp
IDn
Vin = 0 Vin = 1.5
VGSp = -1 VGSp = -2.5
对X轴求镜面
Vin = VDD + VGSp IDn = -IDp
Vout
平移 VDD Vout = VDD + VDSp
图5.3 将PMOS I-V特性转换至公共坐标系(假设VDD=2.5V)
Vin = 0.5 Vin = 0
Vout
图5.4 静态CMOS反相器中NMOS和PMOS管的负载曲线(VDD=2.5V)
CMOS反相器. 9
2021年4月8日10时59分
CMOS 反相器的 VTC
NMOS off PMOS res Vout
2.5
NMOS sat PMOS res
2
NMOS sat
VDD
VDD
Rp
Vout
CL
Rn
Vout CL
Vin = 0
Vin = V DD
CMOS反相器. 11
图5.6 静态CMOS反相器动态特性的开关模型
最新CMOS反相器的分析与设计汇总
3.2.1 CMOS反相器的直流电压传输特性
Vin=VTN的垂直线： NMOS截止/导通
Vin=VDD+VTP的垂直 线：PMOS导通/截 止
Vin－VTN=Vout的斜线 ：NMOS饱和区/线 性区
Vin－VTP=Vout的斜线 ：PMOS线性区/饱 和区
16
Voltage Transfer Characteristic(VTC)
总上升时间：
tr
CL
KP
VTPV10% VDDVTP 2
2(VDD1VTP)lnVDDVDD V90% V90% 2VTP
34
K CLPV VTDPD0V.1TP VD2D2(VDD1VTP)ln1.9V0D .1DVDD 2VTP
3.3.2 CMOS反相器输出电压的上升/下降时间
(2) 阶跃输入的下降时间
21 Kr
VinVTPVDD22
Vout随Vin的增加而非线性地下降。
14
3.2.1 CMOS反相器的直流电压传输特性
(5) VDD≥Vin≥VDD+VTP，NMOS线性， PMOS截止
ID PID NK N V inV T N2V inV T NV out 2 0
V out 0
Vin在一定范围变化(VDD+VTP ～ VDD)，Vout始终保持0。
VTC的转变区： Ion ≠ 0
Vin=Vit时， Ion达到最大值：
Ipeak KN Vit VTN 2 KP Vit VTP VDD 2
20
3.2.3 CMOS反相器的直流噪声容限
直流噪声容限：允许的输入电平 变化范围
由单位增益点确定噪声容限：
✓ 在VTC的(2)区和(4)区，分别可 以找到增益为1的位置；
CMOS反相器设计与仿真报告
CMOS 反相器设计与仿真报告CMOS 反相器相当于非门，是数字集成电路中最基本的单元电路。
搞清楚CMOS 反相器的特性，可为复杂数字电路的设计打下基础。
如图0所示电路为反相器，P 管衬底接Udd ，N 管衬底接地，栅极与各自的源极相接，消除了背栅效应，而且P 管和N 管轮流导通和截止，输出非0即Udd ，故CMOS 反相器又称为“无比电路”。
反相器的输入输出端口的关系如表一所示：表格 1 反相器输入输出端口反相器关系式：OUT=~IN 。
一、使用S-Edit 编辑CMOS 反相器原理图在此次实例设计中采用Tanner Pro 软件中的S-Edit 组件设计CMOS 反相器的原理图，进而掌握S-Edit 的基本功能和使用方法。
操作流程如下：进入S-Edit —>建立新文件—>环境设置—>引用模块—>建立反相器电路。
1）打开S-Edit 程序，并将新文件另存以合适的文件名存储在一定的文件夹下：在自己的计算机上一定的位置处打开S-Edit 程序。
在本例中在S-Edit 文件夹中新建立“反相器原理图”文件夹，并将新文件以文件名“Ex2”存与此文件夹中。
如图二所示。
图0：CMOS 反相器图 a 另存新文件为Ex22）环境设置：S-Edit 默认的工作环境是黑底白线，但可以按照用户的喜好自行设定。
即选择Setup->Colors 命令，打开Colors 对话框，可分别设置背景色、前景色、选取颜色、栅格颜色、原点颜色和可更换颜色等。
如图二所示。
图二 环境设置3）编辑模块并浏览组件库：S-Edit 编辑方式是以模块为单位而不是以文件为单位，一个文件中可以包含多个模块，而每一个模块则表示一种基本组件或者一种电路。
每次打开一个新文件时便自动打开一个模块并命名为“Module0”；也可以重命名模块名。
方法是选择Module->Rename 命令，在弹出的对话框中的New Name 中输入符合实际电路的名称，如“inv_dc ” 即可,之后单击OK 按钮就可以。
cmos反相器的电路设计及版图设计
课程设计任务书学生姓名：专业班级：电子1001班指导教师：工作单位：信息工程学院题目: cmos反相器的电路设计及版图设计初始条件：Cadence ORCAD和L-EDIT软件要求完成的主要任务:1、课程设计工作量：2周2、技术要求：（1）学习ORCAD和L-EDIT软件。
（2）设计一个cmos反相器电路。
（3）利用ORCAD和L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。
3、查阅至少5篇参考文献。
按《武汉理工大学课程设计工作规范》要求撰写设计报告书。
全文用A4纸打印，图纸应符合绘图规范。
时间安排：2013.11.22布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。
2013.11.25-11.27学习ORCAD和L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。
2013.11.28-12.5对CMOS反相器电路进行设计仿真工作，完成课设报告的撰写。
2013.12.6 提交课程设计报告，进行答辩。
指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 (3)绪论 (5)1软件介绍及电路原理 (6)1.1软件介绍 (6)1.2电路原理 (6)2原理图绘制 (8)3电路仿真 (10)3.1瞬态仿真 (10)3.2直流仿真 (11)4版图设计及验证 (12)4.1绘制反相器版图的前期设置 (12)4.2绘制反相器版图 (13)4.3 DRC验证 (15)结束语 (17)参考文献 (18)摘要CMOS技术自身的巨大发展潜力是IC高速持续发展的基础。
集成电路制造水平发展到深亚微米工艺阶段，CMOS的低功耗、高速度和高集成度得到了充分的体现。
本文将简单的介绍基于ORCAD和L-EDIT的CMOS反相器的电路仿真和版图设计，通过CMOS反相器的电路设计及版图设计过程，我们将了解并熟悉集成电路CAD的一种基本方法和操作过程。
5.1CMOS反相器
VDSATp VDSATn ) + k pVDSATp (VM − VDD − VTp − )=0 k nVDSATn (VM − VTn − 2 2 VDSATp VDSATn (VTn + ) + r (VDD + VTp + ) k pVDSATp vsatpW p 2 2 = , 其中r = VM = 1+ r k nVDSATn vsatnWn rVDD VM ≈ 1+ r ' ' 若要求VM = VDD / 2, 则r = 1， W / L） = W / L）(VDSATn k n ) /(VDSATp k p ) ∴ （ （ p n
2007级
集成电路专业
黑龙江大学
2009-2010学年第2学期
《数字集成电路设计》
卜
丹
6
• 静态CMOS反相器的负载曲线
图5.4 5.5
2007级
集成电路专业
黑龙江大学
2009-2010学年第2学期
《数字集成电路设计》
卜
丹
7
• 静态CMOS反相器动态特性的开关模型
图5.6
2007级
集成电路专业
黑龙江大学
其中ID(VM)是Vin=VM时流过反相器电流 这一增益 g 几乎完全取决于工艺参数
2007级 集成电路专业 黑龙江大学 2009-2010学年第2学期 《数字集成电路设计》 卜 丹 18
• 求静态CMOS反相器的中点增益 例5.2 CMOS反相器的电压传输特性和噪声容限
图5.10
思考题5.2
VIH
《数字集成电路设计》
卜
丹
10
数字集成电路反相器[整理版]
一、实验目的：
1、熟悉T-spice的使用，并且熟练掌握。
2、仿真出反相器的输出曲线，并观察它的特性。
二、实验原理：
CMOS反相器由一个P沟道增强型MOS管和一个N沟道增强型MOS管串联组成。
通常P 沟道管作为负载管，N沟道管作为输入管。
两个MOS管的开启电压VGS(th)P<0，VGS(th)N >0，通常为了保证正常工作，要求VDD>|VGS(th)P|+VGS(th)N。
若输入vI为低电平(如0V)，则负载管导通，输入管截止，输出电压接近VDD。
若输入vI为高电平(如VDD)，则输入管导通，负载管截止，输出电压接近0V。
三、实验步骤：
1、画出反相器的仿真图
实验小结：
通过这次Hspice仿真反相器的上机实验，我收获颇多。
第一、我更加熟悉了Hspice 仿真环境的使用，对T-spice更加的熟练。
这将对我以后再做其它实验奠定了良好的基础。
第二、以前只在课堂上听老师讲授那些反相器的原理和输出曲线等，但自己的意识当中对反相器的工作还是很疑惑，在做完这个仿真实验后，才恍然大悟，觉得反相器原来就是这么回事。
第三、反相器是我们学习数字集成电路的桥梁，我们后续将会用它进行许多的设计，所
以这次实验的重要度是很高的。
我非常的重视这次实验。
数字集成电路学习总结5CMOS反相器
数字集成电路学习总结5CMOS反相器今天开始总结数字集成电路。
这本书其实算是本科最难的⼀本了，细节过多⽆法卒读，涉及到的知识也⾮常全⾯。
实际上本科课程安排中并为将其作为重点，我们的课⾮常⽔，不知道讲了什么。
今天详细总结⼀下。
当时然由于内容过多，⽆法全部涵盖，只能⼤致总结，并着重记录定性的结论。
涉及到计算之类的问题，就只能略过了。
第五章 COMS反相器5.1 引⾔为什么从第五章开始，原因是这章⽐较基础，详细学习CMOS反相器后，才能继续看组合电路和时序电路等等。
研究的对象有如下⼏个指标：成本（复杂性和⾯积）、完整性和稳定性（静态特性）、性能（动态特性）、能量效率（功耗）。
5.2 静态CMOS反相器——直观综述课本上的描述：晶体管只不过是⼀个具有⽆限关断电阻和有限导通电阻的开关。
以开关来理解，可以推导出其他重要特性：1、输出⾼电平和低电平分别为VDD和GND，换⾔之，电压摆幅等于电源电压。
因此噪声容限很⼤。
2、逻辑电平与器件的相对尺⼨⽆关，所以晶体管可以采⽤最⼩尺⼨。
这⾥有⼀个概念叫⽆⽐逻辑3、稳态时，输出和VDD或GND之间总存在有限电阻的通路。
因此⼀个设计良好的CMOS反相器具有低输出阻抗，这使得它对噪声和⼲扰不敏感。
4、输⼊电阻极⾼。
理论上，单个反相器可以驱动⽆穷个门，或者说有⽆穷⼤的扇出。
但很快我们发现增加扇出也会增加传播延时。
因此扇出不会影响稳态特性，会影响瞬态特性。
5、忽略漏电流的话，意味着⽆静态功耗。
之前常⽤的是NMOS电路，静态功耗不为0，限制了集成度。
后来必须转向CMOS。
电压传输特性（VTC）的性质和形状可以通过图解法迭加两管的图像得到。
结果是观察到VTC具有⾮常窄的过渡区。
我们可以把开关特性简化为RC电路，⼀个快速门的设计是通过减⼩输出电容或者减⼩晶体管的导通电阻（增⼤宽长⽐）实现的。
5.3 CMOS反相器稳定性的评估——静态特性5.3.1 开关阈值开关阈值VM定义是Vin=Vout的点，利⽤图解法可以看出。
cmos集成电路设计手册数字篇
CMOS集成电路设计手册数字篇随着信息技术的发展，集成电路作为电子技术的核心部分，其在各个领域的应用越来越广泛。
CMOS（Complementary Metal-Oxide-Semiconductor）集成电路因其低功耗、高集成度和成本低廉等特点，已成为目前最主流的集成电路制造技术之一。
而在CMOS集成电路设计中，数字电路设计是其中的一个重要组成部分。
本文将对CMOS集成电路设计手册中的数字篇进行系统性的介绍和分析，以期为相关从业人员和学习者提供一定的参考和帮助。
一、数字电路设计原理1.1 布尔代数基础布尔代数是数字电路设计的基础，它通过逻辑运算来描述数字信号的行为。
在CMOS数字电路设计中，常用的逻辑运算有与、或、非等。
布尔代数的基本公式有以下几个：- 与运算：C=A*B，当且仅当A和B同时为1时，C才为1。
- 或运算：C=A+B，当A或B中有一个为1时，C即为1。
- 非运算：C=¬A，表示对A进行取反操作。
1.2 逻辑门设计逻辑门是数字电路的基本组成单元，它可以实现特定的逻辑功能。
在CMOS集成电路设计中，常用的逻辑门包括与门、或门、非门等。
逻辑门的设计原理是将多个晶体管按照一定的布局方式组合在一起，以实现不同的逻辑功能。
1.3 时序电路设计时序电路是数字电路中的一个重要部分，它涉及到时钟信号的产生、分配和应用。
在CMOS数字电路设计中，时序电路的设计需要考虑到时钟信号的稳定性、延迟和抖动等因素，以确保数字电路的正常运行。
二、 CMOS数字电路设计流程2.1 电路规格确定在进行CMOS数字电路设计时，首先需要明确电路的功能和性能规格。
这包括电路的输入、输出规定、时序要求以及功耗、面积等指标。
只有明确了电路的规格，才能为后续的设计提供清晰的目标和方向。
2.2 逻辑电路设计在电路规格确定后，接下来是逻辑电路设计。
这一阶段主要包括逻辑功能的定义和实现、逻辑门的选择和布局等工作。
通过对逻辑电路的设计，可以确定电路中需要的逻辑门数量和结构。
CMOS反相器介绍及设计实用PPT课件
VIN 高阶项（忽略）
扰动后的电压＝额定电压＋增益x外部干扰
如果输出电压的增益的数量级小于1，则输入扰动不会被放大，因而造成的 输出扰动较小；否则，输入端的小小干扰将会使输出电压有一很大的扰动。
定义
dVOUT 1 的原因 dVIN
第5页/共67页
第6页/共67页
4、再生能力 regeneration
因此噪声容限很大。 （4）只要在状态转换为b——e段时两管才同时
导通，才有电流通过，因此功耗很小。 （5）CMOS反相器是利用p、n管交替通、断来
获取输出高、低电压的，而不象单管那样为保 证VoL足够低而确定p、n管的尺寸，因此 CMOS反相器是无比(Ratio-Less)电路。
第33页/共67页
二、CMOS反相器的动态特性
1 Wp 2 Lp
pCox
VIN VDD VTp
2
对上式求导
dVOUT 1 VIN＝VIH dVIN
kn VIH VTn 2VOUT kp VIH VTp VDD
VIH
VDD
VTp
kR (VTn 1 kR
VOUT )
第22页/共67页
在对称情形中
VTn＝-VTp
VIH＋VIL＝VDD
n p
Vth
V0与Vi无关，如图c——d段。
V0+Vtn<Vi≤Vdd+Vtp时：
n线性 p饱和 由In=-Ip得：
a----b b----c c----d d----e e----f
Vi
V 0 Vi Vtn Vi Vtn 2
如图d——e段。
p n
Vi
Vtp
Vdd
2
第31页/共67页