计组实验报告
计算机组成原理实验报告 实验一 寄存器组成实验 一、实验目的 （1）熟悉D触发器的功能及使用方法。 （2）掌握寄存器文件的逻辑组成及使用方法。
二、实验内容 （1）掌握Quartus II的使用方法，能够进行数字电路的设计及仿真。 （2）验证Quartus II所提供D触发器的功能及使用方法。 （3）设计具有1个读端口、1个写端口的寄存器文件，并进行存取操作仿真/验证。 三、实验原理及方案 Quartus II提供了多种类型的触发器模块，如D触发器、T触发器等。固定特性的触发器模块有不同的型号，参数化的触发器模块有lpm_ff、lpm_dff、lpm_tff等。D触发器常来构建寄存器。本次实验我们用Quartus II中提供的8为D触发器模块，实现了一个8×8bits的寄存器组，因此，操作地址均为3位，数据均为8位。由于要求读写端口分离，因此，读操作的相关引脚有地址raddr[2..0]、数据输出q[7..0]，写操作的相关引脚有地址waddr[2..0]、数据输入data[7..0]、写使能wen。其中，省略读使能信号可以简化控制，即数据输出不受限制。 寄存器文件通过写地址waddr[2..0]、写使能wen信号来实现触发器的写入控制，通过读地址raddr[2..0]信号来控制触发器的数据输出选择。其连接电路原理如图所示。 触发器0
触发器7…写译码器读
选择器……
写地址
读地址数据输出数据输入写使能 寄存器文件的组成 则由此，可在Quartus II中连接原理图： 四、实验结果 仿真波形如下：
五、小结 通过此次实验，我们学会了Quartus II的原理图的构造方法，以及仿真方法，并且使用 lpm_dff作为三态门，控制数据的输入，并且在输出时，用lpm_mux选择每个寄存器的数据输出。 最后，在本次实验中，我们重新巩固了课堂学习的内容，也对寄存器加深了了解，相信我们会通过实验在计组的学习道路上越走越远。
实验二 运算器组成实验
一、实验目的 （1）熟悉加/减法器的功能及使用方法。 （2）掌握算术逻辑部件(ALU)的功能及其逻辑组成。 （3）加深对运算器工作原理的理解。
二、实验内容 （1）验证Quartus II所提供加/减法器的功能及使用方法。 （2）设计具有加法、减法、逻辑与、逻辑非4种功能的ALU，并进行功能仿真/验证。 三、实验原理及方法
本实验所要求的ALU数据宽度为8位、具有4种算术及逻辑运算功能，其功能选择引脚记为SEL[1]～SEL[0]。该ALU实现的具体功能如表1所示，其中，算术运算可以实现有符号数、无符号数的运算功能。 表1 ALU功能表 功能选择 实现功能 SEL[1] SEL[0] 操作 助记符 功能函数 0 0 加法 ADD F＝A＋B 0 1 减法 SUB F＝A－B 1 0 逻辑与 AND F＝A·B 1 1 逻辑非 NOT F＝A
ALU的加法、减法功能可由Quartus II提供的lpm_add_sub模块实现，逻辑与、逻辑非功能可由Quartus II提供的lpm_and、lpm_inv模块实现。Quartus II中，lpm_开头的模块均为参数化模块，使用时可以自定义其功能参数，如lpm_add_sub是一种参数化加/减法器，可以定义其实现功能、数据宽度、结果状态等。 本实验所要求ALU的逻辑结构如图所示，控制形成电路负责产生各功能模块的控制信号，本实验中与门、非门无需控制是特例；状态形成电路负责产生4个状态标志，分别是零标志ZF、进位/借位标志CF、溢出标志OF、结果符号标志SF。
加/减法器
与门非门数据输入B数据输入A数据选择电路功能输入SEL数据输出F
控制形成电路
状态形成电路状态输出
ALU逻辑结构 本实验原理如图所示： 四、实验结果 仿真波形为：
五、小结 这次通过此次实验，我们通过Quartus II构造了一个简单的ALU，我们了解到了ALU基本构造方式，深化了对ALU的了解，而且我们学到了数字电路的编码方式以及计算方式，巩固了之前所学，受益匪浅。 实验三 存储器组成实验
一、实验目的 （1）熟悉半导体存储器的存取方法。 （2）掌握存储器的扩展方法。 （3）掌握存储器与总线的连接方法。
二、实验内容 （1）验证Quartus II所提供半导体存储器的功能及使用方法。 （2）设计一个读/写端口分离的256×8bit的存储器，地址空间中前一半只读、后一半可读可写，并进行存取操作仿真/验证。 （3）将上述存储器连接到地址/数据复用的总线上，并进行存、取操作仿真/验证。 三、实验原理及方案
1、半导体存储器的操作 Quartus II提供了多种类型的半导体存储器模块，如lpm_dq、lpm_dp、lpm_rom等，这些模块均均为同步存储器，可以自定义存储字长、存储字数。本实验中要求存储字长为8位即可。 以8位字长、256个存储单元、读/写端口分离的存储器lpm_dq为例，其I/O引脚如图4所示。其中，data[7..0]、q[7..0]分别为数据输入、数据输出引脚，wren为写操作（写使能）信号、高电平有效，clock为同步操作的时钟信号。 data[7..0]wrenaddress[7..0]clockq[7..0]
图4 lpm_dq引脚示例 对lpm_dq的操作有读、写两种。写操作（wren=1）时，数据在clock上升沿时锁存并写入到存储单元中。读操作（wren=0）时，数据在clock上升沿后一段时间输出到引脚（功能仿真时延迟可忽略、实时仿真时延迟为1个时钟左右）。
2、存储器与总线连接的设计与验证 本实验中存储器lpm_dq连接的总线要求是地址/数据复用总线，即存储器的地址引脚、数据引脚连接到同一组总线上。而存储器lpm_dq是读/写端口分离的，即数据输入引脚、数据输出引脚是不同的引脚。因此，本实验中存储器lpm_dq的address[7..0]、data[7..0]、q[7..0]引脚同时连接到同一组总线bus[7..0]上。 总线操作的基本要求是，同时只允许一个设备向总线发送信息，允许多个设备从总线接收信息。因此，本实验中，存储器lpm_dq的地址信号、数据输入信号、数据输出信号须分时与总线交互。 存储器lpm_dq与地址/数据复用总线连接时，地址信号、数据输入信号的分时写入可通过增设地址锁存器实现，输入信号、输出信号的分时传送可通过增设三态门实现；同样地，输入部件、存储器的分时传送可通过增设三态门实现。其连接电路原理如图5所示。
地址/数据复用总线存储器锁存器
三态门
三态门输入部件
图5 lpm_dq与地址/数据复用总线的连接 存储器与地址/数据复用总线连接的原理图设计中，输入部件可用输入引脚实现，锁存器可采用lpm_latch模块、三态门可采用lpm_bustri模块。 原理图如图所示：
四、实验结果 仿真波形为：
五、小结 此次实验，我们学习了数据/地址分时复用总线，这种分时提供了一种全新的思路，我们可以通过这一次实验了解了大致关于CPU中的总线利用方式，开始了解CPU中的数据，地址传输交换方式，为我们以后学习计算机的内部的工作原理奠定了基础。 实验四 CPU数据通路实验
一、实验目的 （1）掌握CPU数据通路的逻辑组成。 （2）了解指令功能的实现过程及其控制方法。 二、实验内容 （1）设计一个单总线结构的CPU数据通路，部件包括4种功能的8位ALU、4×8位的寄存器文件、256×8位的RAM、8位计数器各一个。 （2）给出相关部件控制信号，分别实现取数、加法、条件转移指令的功能。 三、实验原理及实验方案 本实验的数据通路可以采用如图6所示的方案，其中，三态门（记为TSL）是依据总线操作特性（同时只有一个部件能发送数据）而设置的；锁存器是为解决部件的多个端口在单总线上数据接收冲突而设置的；REG_S为状态寄存器，存放关系运算所需的标志位（如ZF）；其它部件与总线的数据输入、数据输出接口记为BUS_I、BUS_O，输入、输出分开便于观察实验结果。
RAMALUPCREGs锁存器Y锁存器Z三态门2REG_S三态门3三态门4锁存器A三态门1三态门0
op[2]WA[2]RA[2]
r_wrm_wr
ldncp单总线
BUS_I[8]BUS_O[8]
图6 数据通路的逻辑组成 由于数据通路是单总线结构，而ALU为组合逻辑部件，因此，需增设锁存器Y，解决ALU 的两个入端间的输入冲突；需增设锁存器Z，解决ALU的入端-出端间的环路冲突。同理，需增设锁存器A，解决RAM的地址-数据引脚间的输入冲突。 图6中，功能部件的控制信号名称已标出，辅助部件的控制信号名称未标出。其中，ALU的操作控制信号线(2根)为op[2]，REGs的写地址信号线(2根)、读地址信号线(2根)分别为WA[2]、RA[2]，REGs、RAM的写操作控制信号线分别为r_wr、m_wr，计数器的置数控制信号线、时钟信号线分别为ldn、cp。 PC：
REGs：
计组实验报告范文-3存储器和IO扩展实验
计组实验报告范文-3存储器和IO扩展实验综合实验报告(2022--2022年度第一学期)名称：计算机组成原理综合实验题目：存储器和I/O扩展实验院系：计算机系班级：学号：学生姓名：指导教师：设计周数：一周成绩：日期年月一、目的与要求实验目的：（1）熟悉ROM芯片和RAM芯片在功能和使用方法等方面的相同和差异之处；学习用编程器设备向EEPROM芯片内写入一批数据的过程和方法。
（2）理解并熟悉通过字、位扩展技术实现扩展存储器系统容量的方案；（3）了解静态存储器系统使用的各种控制信号之间正常的时序关系；（4）了解如何通过读、写存储器的指令实现对58C65ROM芯片的读、写操作；（5）加深理解存储器部件在计算机整机系统中的作用；（6）学习串行口的正确设置和使用。
实验要求：（1）实验之前认真预习，明确实验目的和具体内容，设计好扩展8K字存储器容量的线路图，标明数据线和控制信号的连接关系，做好实验之前的必要准备；（2）想好实验步骤，明确通过实验到底可以学习哪些知识，想想怎么样有意识的提高教学实验的真正效果；（3）在教学实验过程中，要爱护教学实验设备和用到的辅助仪表，记录实验步骤中的数据和运算结果，仔细分析遇到的现象与问题，找出解决问题的办法，有意识的提高自己的创新思维能力；（4）实验之后认真写出实验报告，总结自己再实验过程中的收获，善于总结和发现问题。
二、实验正文1．主存储器实验内容1．1实验的教学计算机的存储器部件设计（说明只读存储器的容量、随机读写器的容量，各选用了什么型号及规格的芯片、以及地址空间的分布）答:ROM存储区选用4片长度8位、容量8KB的58C65芯片实现，RAM存储区选用2片长度8位、容量2KB的6116芯片实现，每2个8位的芯片合成一组用于组成16位长度的内存字，6个芯片被分成3组，其地址空间分配关系是：0-1777h用于第一组ROM，固化监控程序，2000-2777h用于RAM，保存用户程序和用户数据，其高端的一些单元作为监控程序的数据区，第二组ROM的地址范围可以由用户选择，主要用于完成扩展内存容量（存储器的字、位扩展）的教学实验1．2扩展8K字的存储空间，需要多少片58C65芯片，58C65芯片进行读写时的特殊要求答:第一，要扩展8K字的存储空间，需要使用2片（每一片有8KB容量，即芯片内由8192个单元、每个单元由8个二进制位组成）存储器芯片实现。
计算机组成原理实验报告-汉字编码与校验设计实验
实验一汉字编码与校验设计实验一、实验目的本实训将帮助同学们巩固对计算机中数据表示方法的理解，要求能设计汉字国标码与区位码之间的转换电路，能批量获取汉字机内码并用点阵形式进行显示。
通过设计16 位数据的海明编解码电路，16 位数据的CRC 并行编解码电路，帮助同学们理解校验码传输过程。
通过校验码流水传输实验帮助大家提前建立流水线的基本概念二、实验原理、内容与步骤实验原理、实验内容参考：1、汉字编码原理1)机内码与区位码区位码转换为十六进制+2020H得到国标码，国标码+8080H得到机内码。
区位码（十六进制）+A0A0H=机内码机内码-A0A0H=区位码（十六进制）2)存储器数据编辑使用实验里附带的十六进制编辑器，在使用ASCII码保存的记事本编辑，记得得到。
2、汉字编码电路设计国标转区位码汉字显示3、海明编码原理与设计1）编码原理若有效消息b1b2b3b4=1011，则先将它分别填入第3，5，6，7位，再分组进行奇偶统计，分别填入校验位P1，P2，P3的值。
这里分组采用偶校验，因此，要保证3组校验位的取值都满足偶校验规则。
各校验码的取值如下：P1=H3⊕H5⊕H7=b1⊕b2⊕b4=1⊕0⊕1=0P2=H3⊕H6⊕H7=b1⊕b3⊕b4=1⊕1⊕1=1P3=H5⊕H6⊕H7=b2⊕b3⊕b4=0⊕1⊕1=0这样就得到了海明码2）分组原理在海明码H1~Hn中，位号数（1，2，3，。
，n）为2的权值的那些位，即1（20），2，4，。
，2r-1位，作为奇偶校验码，并记作P1，P2，P3，。
，P r,余下各位则为有效信息位。
与N=11,k=7,r=4相应海明码可示意为位号 1 2 3 4 5 6 7 8 9 10 11P i占位P1P2 b1 P3 b2 b3 b4 P4 b5 b6 b7其中，b i均为有效信息。
3）校验位逻辑与电路设计海明编码4、海明解码原理与设计1)检错码原理与作用海明编码在解码过程中，被分作3组校验，每组可产生一个检错消息，3组共3个检错消息便可构成一个指错字，由G3 G2 G1组成，其中G3=P3⊕b2⊕b3⊕b4,G2=P2⊕b1⊕b3⊕b4,G1=P3⊕b1⊕b2⊕b4,3个指错字共表示8种状态，在没有出错的情况下，G3 G2 G1=000.由于在分组时就确定了每组校验位参与校验的组别，所以，指错字能准别地知错错误所在位2)错误逻辑原理与设计当目的部件接收到一-组海明码后,送人电路进行分组并检测，得到检错字信息G,G2G，这组信息通过译码电路译码,给出出错(或无错)的信号,这个信号就是纠错的依据。
计组实验报告--部分
2、设计报告2、1实验方法本实验要完成的工作主要包括：1、指令系统的设计2、利用VHDL语言完成实验CPU的设计，包括通用寄存器的设计、取值部分设计、指令译码设计、执行设计、存储器设计、程序包设计和顶层设计设计3、在Quatus II 平台上进行仿真，并下载到TEC-CA教学实验箱上进行调试。
这三大部分为并行关系，只有在完成上一部分的基础上才能继续进行下一步，而第二大部分可以同时并行进行。
实验的主要流程图为图2.1所示。
图2.1在指令系统和CPU逻辑设计时，主要的方法是先根据老师给的指令要求，确定CPU所要实现的功能，根据寄存器等的情况划分指令格式，然后根据功能写出指令，根据不同指令的特点将它们分组并确定操作码；接下来设想每条指令的执行过程，需要哪些硬件支持，最后确定整个CPU的逻辑结构图。
2、2总体说明2.2.1 CPU组成部件实验CPU由5部分组成：取指部分instru_fetch、指令译码部分decoder_unit、执行部分exe_unit、存储器部分memory_unit和通用寄存器组fegile.另外，还有一个程序包exe_cpu_components，将各底层设计实体作为元件存储，供各设计实体使用。
顶层设计实体exe_cpu完成5个组成部分的链接。
GR（8位，4个寄存器），ALU（8位），时序节拍发生器timer,AR(8位)，IR（8位），PC(8位)、PC(8位)，RAM(8位)，组合期间T1，T2，T3。
逻辑控制器件controller，地址总线（8位），数据总线（8位）。
2、2、2整机原理实验图图2.2.1图2.2.22、2、3指令系统1)下表2.2.3为指令格式说明表2.2.3指令的功能应该包括简单的算术和逻辑运算，移位操作，数据传送，跳转，读写内存，另外还可能包括一些其他功能如置条件码等。
为了指令的规整性和便于译码，我们主要采用了定长的操作码组织方案，操作码为4位。
寻址方式包括了寄存器寻址、立即数寻址、直接地址和相对寻址。
计组原理课内实验报告
其中 MA5…MA0 为 6 位的后续微地址，A、B、C 为三个译码字段，分别由三个控制位译 码出多位。C 字段中的 P<1>为测试字位。其功能是根据机器指令及相应微代码进行译码，使 微程序转入相应的微地址入口，从而实现完成对指令的识别，并实现微程序的分支，本系统上 的指令译码原理如图 3-2-3 所示， 图中 I7…I2 为指令寄存器的第 7…2 位输出， SE5…SE0 为 微控器单元微地址锁存器的强置端输出，指令译码逻辑在 IR 单元的 INS_DEC（GAL20V8） 中实现。 从图 3-2-2 中也可以看出， 微控器产生的控制信号比表 3-2-1 中的要多， 这是因为实验的不 同，所需的控制信号也不一样，本实验只用了部分的控制信号。 本实验除了用到指令寄存器（IR）和通用寄存器 R0 外，还要用到 IN 和 OUT 单元，从微
6
将全部微程序按微指令格式变成二进制微代码，可得到表 3-2-2 的二进制代码表。
第二部分：实验过程记录（可加页）
1．实验步骤：
1. 按图 3-2-10 所示连接实验线路，仔细查线无误后接通电源。如果有‘滴’报警声，说明
7
总线有竞争现象，应关闭电源，检查接线，直到错误排除。
2. 对微控器进行读写操作，分两种情况：手动读写和联机读写。 1) 手动读写 (1) 手动对微控器进行编程（写） ① 将时序与操作台单元的开关 KK1 置为‘停止’档， KK3 置为‘编程’档， KK4 置为‘控 存’档，KK5 置为‘置数’档。 ② 使用 CON 单元的 SD05——SD00 给出微地址，IN 单元给出低 8 位应写入的数据，连续 两次按动时序与操作台的开关 ST，将 IN 单元的数据写到该单元的低 8 位。 ③ 将时序与操作台单元的开关 KK5 置为‘加 1’档。 ④ IN 单元给出中 8 位应写入的数据， 连续两次按动时序与操作台的开关 ST， IN 单元的 将数据写到该单元的中 8 位。IN 单元给出高 8 位应写入的数据，连续两次按动时序与操作台 的开关 ST，将 IN 单元的数据写到该单元的高 8 位。 ⑤ 重复①、②、③、④四步，将表 3-2-2 的微代码写入 2816 芯片中。 (2) 手动对微控器进行校验（读） ① 将时序与操作台单元的开关 KK1 置为‘停止’档，KK3 置为‘校验’档，KK4 置为 ‘控存’档，KK5 置为‘置数’档。 ② 使用 CON 单元的 SD05——SD00 给出微地址， 连续两次按动时序与操作台的开关 ST， MC 单元的指数据指示灯 M7——M0 显示该单元的低 8 位。 ③ 将时序与操作台单元的开关 KK5 置为‘加 1’档。 ④ 连续两次按动时序与操作台的开关 ST， 单元的指数据指示灯 M15——M8 显示该单 MC元的中 8 位，MC 单元的指数据指示灯 M23——M16 显示该单元的高 8 位。 ⑤ 重复①、②、③、④四步，完成对微代码的校验。如果校验出微代码写入错误，重新写 入、校验，直至确认微指令的输入无误为止。 2) 联机读写
计组-加法器实验报告
半加器、全加器、串行进位加法器以及超前进位加法器一、实验原理1.一位半加器A和B异或产生和Sum，与产生进位C2.一位全加器将一位半加器集成封装为halfadder元件，使用两个半加器构成一位的全加器3.4位串行进位加法器将一位全加器集成封装为Fulladder元件，使用四个构成串行进位加法器4.超前进位加法器（4位）⑴AddBlock产生并行进位链中的ti(即Cthis)和di（即Cpass），以及本位结果Sum⑵进位链（Cmaker）四位一组并行进位链，假设与或非门的级延迟时间为1.5ty，与非门的延迟时间为1ty，在di和ti产生之后，只需2.5ty就可产生所有全部进位⑶超前进位加法器将以上二者结合起来即可完成，A和B各位作为各个AddBlock的输入，低一位的进位Ci-1作为本位AddBlock的C-1的输入。
各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。
二、实验器材QuartusII仿真软件，实验箱三、实验结果1.串行进位加法器结果2.超前进位加法器结果四、实验结果分析1.实验仿真结果显示串行加法器比超前进位加法器快，部分原因应该是电路结构优化不到位。
另外由于计算的位数比较少，超前进位加法链结构较复杂，所以优势没体现出来，反倒运作的更慢一点。
当位数增加的时候，超前进位加法器会比串行的更快。
2.波形稳定之前出现上下波动，应该与“竞争冒险”出现的情况类似，门的延迟和路径的不同导致了信号变化时到达的时间有先有后，因此在最终结果形成前出现了脉冲尖峰和低谷；另外也可能部分原因由于电路结构优化的不到位所致。
西安电子科技大学计组实验报告
西安电子科技大学计算机组织与体系结构课程实验报告实验名称计算机组织与体系结构计算机学院班Array姓名陈宁学号同作者罗超实验日期 2017 年 9 月 24 日实验地点E-II-311 实验批次第二批一．实验目的1．深入理解基本模型计算机的功能、组成知识；2．深入学习计算机各类典型指令的执行流程；3．学习微程序控制器的设计过程和相关技术，掌握LPM_ROM的配置方法。
4．在掌握部件单元电路实验的基础上，进一步将单元电路组成系统，构造一台基本模型计算机。
5．定义五条机器指令，并编写相应的微程序，上机调试，掌握计算机整机概念。
掌握微程序的设计方法，学会编写二进制微指令代码表。
6．通过熟悉较完整的计算机的设计，全面了解并掌握微程序控制方式计算机的设计方法。
二．实验原理1．在部件实验过程中，各部件单元的控制信号是人为模拟产生的，而本实验将能在微过程控制下自动产生各部件单元控制信号，实现特定的功能。
实验中，计算机数据通路的控制将由微过程控制器来完成，CPU 从内存中取出一条机器指令到指令执行结束的一个指令周期，全部由微指令组成的序列来完成，即一条机器指令对应一个微程序。
2．指令格式 （1）指令格式采用寄存器直接寻址方式，其格式如下：其中，OP -CODE 为操作码，rs 为源寄存器，rd 为目的寄存器，并规定：1,存储器读操作（KRD ）：下载实验程序后按总清除按键（CLR ）后，控制台SWA 、SWB 为“0 0”时，可对RAM 连续手动读入操作。
2,存储器写操作（KWE ）：下载实验程序后按总清除按键（CLR ）后，控制台SWA 、SWB 为“0 1”时，可对RAM 连续手动写操作。
3、启动程序（RP ）：下载实验程序后按总清除按键（CLR ）后，控制台SWA 、SWB 为“1 1”时，即可转入到微地址“01”号“取指令”微指令，启动程序运行。
表6-2 A 、B 、C 各字段功能说明：图6-1 数据通路框图24位微代码中各信号的功能(1) uA5—uA0：微程序控制器的微地址输出信号，是下一条要执行的微指令的微地址。
计组第一次实验报告总结
答：寄存器组的数据读出与CLOCK脉冲无关。寄存器输入需要CLOCK提供上升沿信号，而读出不需要，因为OC始终接地为低电平有效。
3、总结寄存器部分实验有多少个控制信号，并写出其作用。
答：AEN、WEN为累加器A、暂存器W写控制信号，低有效。
作用
有效电平
1
J2座
J3座
将K23—K16接入DBUS[7：0]
2
JRC
K0
C标志输入
3
JRZ
K1
Z标志输入
4
PCOE
K2
PC输出到地址总线
低电平有效
5
JIR2
K3
预置选择
6
JIR3
K4
预置选择
7
ELP
K5
预置允许
低电平有效
8
PCCK
CLOCK
PC工作脉冲
上升沿打入
置控制信号为：
K2（PCOE）
K5（ELP）
K11（RRD）
K10（RWR）
K1（SB）
K0（SA）
1
0
0
1
给出CLOCK脉冲上升沿。
写入R2：
置数据：
K23
K22
K21
K20
K19
K18
K17
K16
0
1
0
1
0
1
0
1
置控制信号：
K11（RRD）
K10（RWR）
K1（SB）
K0（SA）
1
0
1
0
给出CLOCK脉冲上升沿。
计组实验报告(模板)
大学计算机科学与工程学院《计算机组成原理》课程设计报告题目：简单模型机的组成与程序运行姓名：班级：学号：指导教师：1. 任务描述1.1题目名称简单模型机的组成与程序运行1.2设计要求基于TD-CMA计算机组成原理教学实验系统，设计一个复杂（简单）计算机整机系统----模型机，分析其工作原理。
2. 设计设备PC 机一台，TD-CMA 实验系统一套。
3. 设计原理和方法3.1数据格式模型机规定采用定点补码表示法表示数据，字长为8位，8 位全用来表示数据（最高位不表示符号），数值表示范围是：0≤X≤2^8－1。
3.2指令设计模型机设计三大类指令共十条，其中包括运算类指令、控制转移类指令，数据传送类指令。
运算类指令包含三种运算，算术运算、逻辑运算和移位运算，设计有2条运算类指令，分别为：AND、DEC，所有运算类指令都为单字节，寻址方式采用寄存器直接寻址。
控制转移类指令有3条HLT、JMP、BZC，用以控制程序的分支和转移，其中HLT为单字节指令，JMP 和BZC 为双字节指令。
数据传送类指令有IN、OUT、MOV、LDI、LAD、STA 共5条，用以完成寄存器和寄存器、寄存器和I/O、寄存器和存储器之间的数据交换，均为双字节指令。
3.3指令格式所有单字节指令（AND、DEC、HLT ）格式如表3.3-1所示：表3.3-1其中，OP-CODE 为操作码，RS 为源寄存器，RD 为目的寄存器，并规定如表3.3-2所示：表3.3-2IN 和 OUT 的指令格式为如表3.3-3所示：表3.3-3系统设计五种数据寻址方式，即立即、直接、间接、变址和相对寻址，LDI 指令为立即寻址，LAD、STA、JMP 和BZC 指令均具备直接、间接、变址和相对寻址能力。
LDI 的指令格式如下，第一字节同前一样，第二字节为立即数，如表3.3-4所示：表3.3-4LAD、STA、JMP和BZC指令格式如表3.3-5所示：表3.3-5其中 M 为寻址模式，具体如表3.3-6所示，以 R2 做为变址寄存器 RI。
计组报告(算术逻辑运算实验)
2.验证运算器74LS181算数逻辑运算功能。
实验环境
Yy-z02计算机组成原理教学实骤和方法）
步骤：
（1）根据实验原理和相关单元电路，画出实验接线图，连接线路，仔细检查接线无误后，接通电源。
（2）通过输入设备INPUT DEVICE向暂存器DA1和DA2置数。
接上实验内容算法程序步骤和方法本实验中输入设备的ai接地表示选中该设备其数据开关inputdevice在输入数据时必须连接至总线使输入设备的数据输入总线
杭州电子科技大学计算机学院
实验报告
课程名称：计算机组成原理实验
实验项目：算术逻辑运算实验
指导教师：__
实验位置：
姓名：__
班级：
学号：
日期：
实验目的
F=(11111101)
0FD
05CH
1111
F=(11111100)
F=(11111101)
F=(11111101)
结论（结果）
运算器74LS181算术逻辑运算功能正常,可以进行正确的算数与逻辑运算。
试验心得与小结
指导教师
评议
成绩评定：指导教师签名：
0FD
05CH
0101
F=(10011110)
F=(10011111)
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计算机组成原理 实验一 熟悉实验环境(Quartus Ⅱ) 实验报告
大学实验报告
成绩
课程名称 计算机组成原理 指导教师
实验日期 2020
院(系) 计算机学院 专业班级
实验地点
学生姓名
学号
同组人
实验项目名称
实验一 熟悉实验环境
一、 实验目的和要求
实验目的： 1. 熟悉 QuartusII 环境； 2. 学习在 QuartusII 中新建项目、文件、编译、仿真。 3. 学习使用组成原理实验箱运行 QuartusII 的项目。
1.单击 动打开。
下载按钮或是使用 Tools－>Programmer 命令，编程器窗口自
2.在图中，单击“Start”按钮，计算机就开始下载编程文件，开始下载后， 屏幕上的进度条以百分数表示下载进度。下载完成后如下图所示。
注意：下载前应检查窗口中的欲下载的文件名、器件型号和下载模式是否正 确，硬件编程器是否存在等，只有上述正确才可以开始下载。
大学实验报告（附页）
3.在上图还可以单击“Device and Pin Options”按钮，在弹出的“Device and PinOptions”窗口中，单击“Unused Pins”对未使用引脚进行处理。
4.选择“As input tri-stated”（避免未使用引脚对系统中其他元器件造成 影响，保证系统可靠工作，一般可将未使用引脚设定为三态输入方式）后，单击 “确定”按钮，返回上图所示窗口。