硅 bosch 刻蚀
Recipe1
C4F8 SF6 Pressure RF ICP Temp He Etch Rate Time
(sccm) (sccm) (mTorr) (W) (W) (℃) (Torr) (A/min) min
10 2 10 10 150 20 10 0 6
Recipe2
C4F8 SF6 Pressure RF ICP Temp He Etch Rate Time
(sccm) (sccm) (mTorr) (W) (W) (℃) (Torr) (A/min) min
5 2 10 10 150 20 10 377 15
Recipe3
C4F8 SF6 Pressure
RF ICP Temp He Etch Rate Time
(sccm) (sccm) (mTorr) (W) (W) (℃) (Torr) (A/min) min
3 2 10 10 150 20 10 311 15
Recipe4
C4F8 SF6 Pressure RF ICP Temp He Etch Rate Time
(sccm) (sccm) (mTorr) (W) (W) (℃) (Torr) (A/min)
min
2 2 10 10 150 20 10 86 6
当C4F8<5sccm时，保护层<物理轰击
当C4F8=10SCCM时，保护层>物理轰击，所以在形成保护层时，C4F8量要超过5sccm
根据recipe3，4可以大概的算出X=30A/min，Y=110A/min。X表示C4F8刻蚀Si的速率（物理-保护层），Y表示SF6的刻蚀Si的纵向速率。Recipe1可说明保护层的生成量大于刻蚀速率，且刻蚀速率达到饱和，C4F8为过量。假设C4F8的饱和量为7sccm（要大于5），说明3sccm的生成保护层速率大于刻蚀速率（30A/min），若去掉SF6，则保护层速率大概为250A/min（）
只是大概猜测，具体多少还得根据实验。
新方案：
1 在recipe3的基础上加大RF，先纵向刻蚀一定深度的Si （600A）,2min
C4F8 SF6 Pressure RF ICP Temp He
(sccm) (sccm) (mTorr) (W) (W) (℃) (Torr)
3 2 10 20 150 20 10
2 采用recipe4工艺，去掉C4F8并加大RF至20W, 6min。
3采用recipe1工艺，去掉SF6，形成保护层，t=2min。
4 2,3两步如此循环几次，看电镜。
根据结果做调试。
先通孔和后通孔方法制作TSV的DRIE发展
先通孔和后通孔方法制作TSV的DRIE发展
作者：M.Puech、JM Thevenoud、JM.Gruffat、N. Launay、N. Arnal、P. Godinat、Alcatel Micro Machining Systems
用TSV(硅直通孔)连接的芯片3D堆叠及CMOS图形传感器(CIS)硅片级封装技术现已成为热议的课题。尽管CIS的TSV最终是后道技术，但以TSV实现芯片3D堆叠仍可用不同的方案实施：从前通孔(Via First)方法(前道工艺)到后通孔(Via Last)方法(后道工艺)。在电性能、填充材料及成本方面，这些不同的通孔工艺各有其优缺点。它们的共同点是均需刻蚀通孔。本文评述了用于制作不同形状、深度和大小通孔的DRIE（深反应离子刻蚀）性能。
引言
MP3、移动电话、数码相机这些对存储要求越来越苛刻的产品，正寻求更小的封装尺寸和更高的存储密度。高端处理器也要求数据进出存储器的速度更快。为适应对性能和存储密度的要求，半导体产业已从2D封装转向电连接更短的3D封装。硅通孔（TSV）及相关技术正使3D封装工艺确立起来。
TSV的制作有三个主要步骤：硅通孔刻蚀、通孔隔离和通孔金属化。根据TSV过程在整个硅片制造过程中的位置，有许多不同的工艺流程。除了Em3D联盟内开发的“Via First”方法以外，我们评述了其他的“FEOL前Via First”和“BEOL后Via Last”替代解决方法。
本文介绍了用于通孔刻蚀的DRIE最新工艺和硬件开发情况及埋层氧化硅刻蚀和氧化硅低温PECVD新成果。
DRIE加工
10多年前为新出现的MEMS产品开发的DRIE设备是基于ICP（感应耦合等离子）源，因为其气体分离度高（图1）。最常用的DRIE加工过程是“Bosch”过程。这一过程交替采用短时间SF6等离子体步骤（用于硅的快速但各向同性去除）和短时间C4F8等离子体淀积步骤（用于侧壁保护）。用SF6进行下一步刻蚀的起始过程中，聚合体层将在图形的底部被去除。由于“F”基化学作用，这一加工具有产生极高而有选择性刻蚀速率的潜能。
三维集成电路封装的TSV技术
三维集成电路封装的TSV技术
1. 引言
三维集成电路（3D IC）和基于硅介质的2.5D集成电路具有低功耗、性能高、高功能集成度[1–4]等优点，被认为是克服摩尔定律局限性的重要电路。为实现3D和2.5D芯片集成，需要几个关键技术，如硅通孔（TSV）、晶片减薄处理以及晶圆/芯片粘接等。TSV技术具有缩短互连路径和缩小封装尺寸的优点，因此被认为是3D集成的核心。在3D和2.5D芯片集成过程中，TSV工艺可分为三种类型。当TSV工艺在CMOS工艺进行之前完成时，工艺进程定义为“通孔优先（via
first）”；当TSV工艺在CMOS工艺进行中完成时，CMOS中间工艺和后道工艺只能在TSV工艺完成后制作；当TSV在完成CMOS过程后进行时，工艺进程定义为“通孔收尾（via last）”，在已进行CMOS工艺后的衬底正面或背面进行TSV工艺。
选择TSV作为最终方案是在半导体行业最终应用要求。TSV技术已被开发用于许多应用领域，如MEMS、移动电话、CMOS图像传感器（CIS）、生物应用程序设备和存储器等。人们对TSV工艺进行了大量研究。目前，由于制造成本相对较高，TSV在三维集成电路和先进封装应用中尚未普遍实现[5,6]。本文将介绍当TSV制作直径较小、纵横比较高时，TSV的相关重要制造过程及相关失效模式。此外，TSV制备有许多重要过程，包括深层反应离子蚀刻（DRIE）、介电层衬底、阻挡层和种晶层、填充、化学机械抛光（CMP）和Cu暴露过程，上述关键技术将在下面详细介绍。
2. TSV刻蚀技术
TSV蚀刻是3D集成技术中的关键制造工艺，而广泛使用的Bosch工艺是深硅蚀刻的首选。Bosch蚀刻工艺的高蚀刻速率为5~10 μm/min，对光刻胶的刻蚀选择性为50-100，甚至对于氧化层掩膜高达200。该过程通过以下步骤执行：(1)利用六氟化硫作为等离子体刻蚀剂进行硅刻蚀；(2)与C4F8等离子体气体结合，生成质量良好的钝化膜，以防止下一刻蚀步骤中的横向效应；(3)利用六氟化硫作为等离子体刻蚀剂，对掩蔽层和Si进行进一步的离子轰击定向刻蚀，以形成一个较深的刻蚀深度。刻蚀后通过氧气和氩气等离子体清洗钝化层。图1中的Bosch示意图为10 μm深的TSV结构 [7,8]。
SOI微加速度计的制备工艺研究
《微细加工与纳米技术》课程项目方案设计书
SOI微加速度计的制备工艺研究
姓名： 望 金 山
班级： 机卓1101班
学号：
电话：
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华中科技大学 《微细加工与纳米技术》课程项目方案设计书
1
摘要
MEMS 技术是极具发展潜力的技术之一，是当前十分活跃的研究领域。MEMS技术广泛应用于诸多领域，包括国防、汽车工业和生物医学等。微加速度计是MEMS 技术应用的一个重要领域，MEMS 技术的最初成功和商业化的产品就是微加速度计。目前微加速度计凭借其体积小、重量轻、功耗低和高灵敏度等优点已成为惯性导航领域的关键部件。SOI 材料的出现更是让微加速度计的研究有了新的方向和重点，SOI 微加速度计已经成为新的研究热点。
SOI ( silicon-on-insulator)材料具有耐高温、低压、低功耗方面的优势,可以使加工的MEMS 硅传感器大幅提高对恶劣测量环境的适应能能力,拓展MEMS
硅传感器的应用范围。
本文结合《微细加工与纳米技术》课程的项目设计要求和个人的兴趣，对SOI微加速度计的制备工艺进行了初步的研究。由于个人知识水平所限以及缺乏具体的实验条件，本课题的研究方法主要采用的是文献研究法。本文从研究SOI微加速度计的制备工艺出发，通过调查文献来获得资料，从而全面地、正确地了解掌握所要研究的问题。文献研究法被子广泛用于各种学科研究中。其作用有：①能了解有关问题的历史和现状，帮助确定研究课题。②能形成关于研究对象的一般印象，有助于观察和访问。③能得到现实资料的比较资料。④有助于了解事物的全貌。本文的涉及的文献主要来自中国（CNKI）学术文献总库，部分来自百度百科等网络资源。
关键词：MEMS 技术 SOI 微加速度计 制备工艺
基于ICP的硅高深宽比沟槽刻蚀技术
基于ICP的硅高深宽比沟槽刻蚀技术
展明浩;宋同晶;皇华;王文婧;陈博
【摘 要】This paper introduces the basic concepts of the inductively
coupled plasma （ICP） etching tech- nique. On the basis of the STS
multiplex ICP system etching machine, it describes the principle of the
etching ma- chine and the etching process. The silicon deep trench etching
technology is analyzed. An optimization scheme is presented for such
problems as footing effect, lag effect and sidewalls roughness. With lots of
experiments, we have obtained the etching conditions for etching high
aspect ratio silicon deep trench.%介绍了电感耦合等离子体（ICP）刻蚀技术的基本概念。结合英国STS公司的STSmultiplexICPsystem刻蚀机，介绍了刻蚀机原理及刻蚀过程。对硅深槽刻蚀技术进行了分析，对其中Footing效应、Lag效应和侧壁光滑问题提出了优化方案，最后在实验的基础上得出了能够刻蚀出高质量硅深沟槽的刻蚀参数。
【期刊名称】《电子科技》
【年(卷),期】2012(025)008
【总页数】3页(P77-79)
【关键词】ICP刻蚀;Footing效应;Lag效应;侧壁光滑度;高深宽比
【作 者】展明浩;宋同晶;皇华;王文婧;陈博
简述bosch刻蚀工艺流程
简述bosch刻蚀工艺流程
Bosch刻蚀工艺流程
概述：
Bosch刻蚀工艺是一种常用的微纳加工技术，用于制造微电子器件、MEMS器件、纳米结构等。该工艺流程可以实现高精度、高选择性的刻蚀效果，广泛应用于半导体工艺和纳米技术领域。本文将以简述的方式介绍Bosch刻蚀工艺的流程。
工艺流程：
1. 基础刻蚀阶段（Bosch I阶段）：
Bosch刻蚀工艺的第一个阶段是基础刻蚀阶段，也称为Bosch I阶段。在这个阶段中，使用一种常见的刻蚀气体（例如SF6）和反应气体（例如C4F8）的混合物进行刻蚀。刻蚀气体和反应气体通过离子束激发，形成刻蚀反应。
2. 侧壁保护阶段：
在基础刻蚀阶段之后，需要进行侧壁保护，以保护已经刻蚀好的表面。为了实现侧壁保护，引入了一种称为反应物A的气体。反应物A与刻蚀产物反应，生成沉积物质，并在侧壁形成保护层。
3. 侧壁刻蚀阶段（Bosch II阶段）：
在侧壁保护阶段之后，进行侧壁刻蚀，也称为Bosch II阶段。在这个阶段，刻蚀气体和反应气体的组合被改变，以实现侧壁的刻蚀。刻蚀气体通过离子束激活，与侧壁上的保护层反应，从而刻蚀侧壁。
4. 重复循环：
在完成一次Bosch刻蚀循环后，可以根据需要重复上述步骤，以达到所需的刻蚀深度和形状。通过多次循环，可以实现更加复杂和精确的结构。
优点与应用：
Bosch刻蚀工艺具有以下几个优点：
1. 高选择性：Bosch刻蚀工艺可以实现高度选择性的刻蚀，即只刻蚀特定材料而不影响其他材料。
2. 高纵深比：Bosch刻蚀工艺可以实现高纵深比的结构，即刻蚀深度与特征尺寸之比很大。
3. 精度控制：Bosch刻蚀工艺具有高度精确的控制能力，可以实现亚微米级别的结构。
Bosch刻蚀工艺广泛应用于半导体工艺和纳米技术领域。在半导体工艺中，它被用于制造3D集成电路、纳米线、微孔等结构。在纳米技术领域，Bosch刻蚀工艺则被用于制造纳米光子学器件、纳米电子器件、纳米机械器件等。它的高选择性和高纵深比特性使其成为制造微纳器件的重要工艺之一。
用于mems封装深硅刻蚀工艺的研究
摘要
随着MEMS技术的发展，MEMS器件上的微结构从之前单一的表面结构向
更为复杂的三维空间立体结构加工方法发展，高深宽比结构的加工则是其中一个
重要的方向。深硅刻蚀技术作为高深宽比结构的加工方法已成为国内外的研究热
点。由Robert Bosch公司持有专利的交替往复式工艺（Bosch工艺）主要用于深
硅刻蚀，是目前应用最广泛也是发展最成熟的深硅刻蚀工艺。交替往复式工艺能
够达到很大的深宽比和选择比。而RIE-ICP刻蚀系统可独立控制等离子体密度和
离子轰击能量、刻蚀速率高、结构简单、成本低、工艺稳定性强，占据着深硅刻
蚀市场主要地位。本论文通过对掩蔽层图形化工艺的实验和掩蔽层材料的选择以
及利用RIE-ICP刻蚀系统进行深硅刻蚀工艺参数的优化研究，实现了硅通孔的加
工。
本论文的主要研究内容如下：
1. 通过实验的方式设计并验证了掩蔽层图形化的相关工艺参数。成功地将图形
由光刻板准确地转移到了掩蔽层上，为后续深硅刻蚀做好准备。
2. 通过对刻蚀原理的分析，研究了深硅刻蚀工艺参数与形貌特性及主要工艺要
求之间的关系，为后续的工艺参数制定奠定了理论基础。
3. 通过大量实验确定掩蔽层的刻蚀速率与深硅刻蚀工艺参数的关系，并确定了
光刻胶作为掩蔽层的材料。
4. 综合考虑了硅通孔的刻蚀深度、刻蚀速率、侧壁倾角、刻蚀选择比、扇形褶
皱等因素，设计并逐步完善了深硅刻蚀工艺参数，最终实现了深度179μm、
刻蚀速率10μm/min、侧壁倾角90.9°、光刻胶刻蚀选择比147:1、扇形褶皱尺
寸126.6nm的硅通孔。
关键词：交替往复式深硅刻蚀；RIE-ICP刻蚀；掩蔽层；图形化。
Abstract
As the development of the Micro Electromechanical System (MEMS), the micro
structures of MEMS devices also developed from simple surface structures to more
boe刻蚀氮化硅原理
boe刻蚀氮化硅原理
BOE是一家专注于显示技术的全球领先企业，其刻蚀氮化硅技术在显示屏制造中起到了重要作用。本文将从BOE刻蚀氮化硅的原理入手，详细介绍这项技术的工作原理和应用。
一、刻蚀氮化硅的原理
刻蚀是一种通过化学反应或物理作用来去除材料表面的加工方法。在显示屏制造中，刻蚀氮化硅是一项关键技术，用于制作薄膜晶体管（TFT）的通道层。
刻蚀氮化硅的原理是利用化学反应或物理作用将氮化硅薄膜上的杂质去除，从而形成所需的图案。刻蚀过程中，通过将氮化硅薄膜暴露在特定的气体环境中，使气体与薄膜发生反应，然后通过刻蚀机械或化学方法将氮化硅薄膜上的杂质去除，形成所需的结构。
二、刻蚀氮化硅的工作原理
刻蚀氮化硅的工作原理主要包括选择合适的刻蚀气体、控制刻蚀时间和温度、调节刻蚀机械参数等。
1. 选择合适的刻蚀气体：刻蚀氮化硅通常使用氢氟酸（HF）作为刻蚀气体，因为HF能与氮化硅发生化学反应，去除杂质。此外，还可以添加一些惰性气体，如氩气，用于稀释刻蚀气体，提高刻蚀效果。
2. 控制刻蚀时间和温度：刻蚀时间和温度是影响刻蚀效果的重要因素。通常情况下，刻蚀时间越长，刻蚀效果越明显。而刻蚀温度过高或过低都会影响刻蚀效果，因此需要在一定的温度范围内进行刻蚀。
3. 调节刻蚀机械参数：刻蚀机械参数包括刻蚀速率、刻蚀深度等。刻蚀速率是指单位时间内刻蚀的厚度，可以通过调节刻蚀气体浓度、刻蚀时间等参数来控制。刻蚀深度是指刻蚀后的氮化硅薄膜厚度，可以通过控制刻蚀时间来控制。
三、刻蚀氮化硅的应用
刻蚀氮化硅技术在显示屏制造中有着广泛应用。它可以用于制作薄膜晶体管的通道层，从而实现显示屏的高分辨率和快速响应。
刻蚀氮化硅技术的应用过程包括以下几个步骤：
1. 制备基板：首先需要准备一块平整的基板，通常使用玻璃或硅作为基材。
2. 沉积氮化硅薄膜：将氮化硅薄膜沉积在基板上，通常采用化学气相沉积（CVD）或物理气相沉积（PVD）等方法。
硅 bosch 刻蚀
Recipe1
C4F8 SF6 Pressure RF ICP Temp He Etch Rate Time
(sccm) (sccm) (mTorr) (W) (W) (℃) (Torr) (A/min) min
10 2 10 10 150 20 10 0 6
Recipe2
C4F8 SF6 Pressure RF ICP Temp He Etch Rate Time
(sccm) (sccm) (mTorr) (W) (W) (℃) (Torr) (A/min) min
5 2 10 10 150 20 10 377 15
Recipe3
C4F8 SF6 Pressure
RF ICP Temp He Etch Rate Time
(sccm) (sccm) (mTorr) (W) (W) (℃) (Torr) (A/min) min
3 2 10 10 150 20 10 311 15
Recipe4
C4F8 SF6 Pressure RF ICP Temp He Etch Rate Time
(sccm) (sccm) (mTorr) (W) (W) (℃) (Torr) (A/min)
min
2 2 10 10 150 20 10 86 6
当C4F8<5sccm时，保护层
当C4F8=10SCCM时，保护层>物理轰击，所以在形成保护层时，C4F8量要超过5sccm
根据recipe3，4可以大概的算出X=30A/min，Y=110A/min。X表示C4F8刻蚀Si的速率（物理-保护层），Y表示SF6的刻蚀Si的纵向速率。Recipe1可说明保护层的生成量大于刻蚀速率，且刻蚀速率达到饱和，C4F8为过量。假设C4F8的饱和量为7sccm（要大于5），说明3sccm的生成保护层速率大于刻蚀速率（30A/min），若去掉SF6，则保护层速率大概为250A/min（）
只是大概猜测，具体多少还得根据实验。
bosch工艺参数
Bosch工艺参数的描述
1. 刻蚀气体：主要采用氟基活性基团进行硅的刻蚀，如SF6。
2. 钝化气体：通常使用C4F8（八氟环丁烷）进行侧壁钝化。C4F8在等离子体中能够形成氟化碳类高分子聚合物，沉积在硅表面能够阻止氟离子与硅的反应。
3. 刻蚀与钝化转换：刻蚀与钝化每5~10秒转换一次，以交替进行刻蚀和保护。
4. 侧壁波纹：这种工艺可以在刻蚀的侧壁形成高达100nm以上的表面粗糙度，以形成具有特定反射特性的光反射镜面。
5. 工艺过程：具体工艺过程包括引入自动化和数字化技术以提高产品生产效率和质量，并有效降低生产成本。此外，通过不断的研究和开发，这种工艺还被应用于材料创新应用，例如开发新的刻蚀技术。
6. 仿真算法与模块：使用仿真算法和模块（例如PEGASUS软件的FPSM2D、FPSM3D模块）来计算物理反应和化学反应带来的固体壁面随时间变化的特征轮廓，以及刻蚀、沉积、多层镀膜等工艺过程产生的表面轮廓演化、气相各组分分布等结果。
7. 中性粒子、等离子体、固体表面相互作用的反应机理：包括沉积和反射、通过原子团或低能离子沉积复合物或聚合物、通过原子团或低能离子进行化学蚀刻等反应机理。
8. 低温刻蚀：在低温刻蚀过程中不需要气体转换过程，因此不会形成所谓的“波纹”效应。 9. 适用范围：这种工艺主要用于集成电路制造中的侧向刻蚀抑制，以及在微电子机械系统（MEMS）和微纳制造中的各种应用。
10. 优势：bosch工艺技术是该公司的核心竞争力之一，基于几十年的研究和开发成果而建立。它通过引入自动化和数字化技术提高了产品的生产效率和质量，有效降低了生产成本。此外，该工艺还具有对先进制造技术的应用和对材料的创新应用等优势。
硅刻蚀
硅刻蚀技术简介
在半导体制程中，单晶硅与多晶硅的刻蚀通常包括湿法刻蚀和干法刻蚀，两种方法各有优劣，各有特点。
湿法刻蚀即利用特定的溶液与薄膜间所进行的化学反应来去除薄膜未被光刻胶掩膜覆盖的部分，而达到刻蚀的目的。因为湿法刻蚀是利用化学反应来进行薄膜的去除，而化学反应本身不具方向性，因此湿法刻蚀过程为等向性。 湿法刻蚀过程可分为三个步骤：1) 化学刻蚀液扩散至待刻蚀材料之表面；2) 刻蚀液与待刻蚀材料发生化学反应； 3) 反应后之产物从刻蚀材料之表面扩散至溶液中，并随溶液排出。
湿法刻蚀之所以在微电子制作过程中被广泛的采用乃由于其具有低成本、高可靠性、高产能及优越的刻蚀选择比等优点。但相对于干法刻蚀，除了无法定义较细的线宽外，湿法刻蚀仍有以下的缺点：1) 需花费较高成本的反应溶液及去离子水；2) 化学药品处理时人员所遭遇的安全问题；3) 光刻胶掩膜附着性问题；4) 气泡形成及化学腐蚀液无法完全与晶片表面接触所造成的不完全及不均匀的刻蚀。
基于以上种种原因，这里就以下三个方面着重介绍下干法刻蚀。
1、硅等离子体刻蚀工艺的基本原理
干法刻蚀是利用射频电源使反应气体生成反应活性高的离子和电子，对硅片进行物理轰击及化学反应，以选择性的去除我们需要去除的区域。被刻蚀的物质变成挥发性的气体，经抽气系统抽离，最后按照设计图形要求刻蚀出我们需要实现的深度。
干法刻蚀可以实现各向异性，垂直方向的刻蚀速率远大于侧向的。其原理如图所示，生成CF基的聚合物以进行侧壁掩护，以实现各向异性刻蚀。
刻蚀过程一般来说包含物理溅射性刻蚀和化学反应性刻蚀。对于物理溅射性刻蚀就是利用辉光放电，将气体解离成带正电的离子，再利用偏压将离子加速，溅击在被蚀刻物的表面，而将被蚀刻物质原子击出（各向异性）。对于化学反应性刻蚀则是产生化学活性极强的原(分)子团，此原(分)子团扩散至待刻蚀物质的表面，并与待刻蚀物质反应产生挥发性的反应生成物（各向同性），并被真空设备抽离反应腔。